JP3339562B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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Description
【0001】
【発明の属する技術分野】本発明は、フリップフロップ
回路に関し、特に、クロック停止機能付きフリップフロ
ップ回路に関する。
回路に関し、特に、クロック停止機能付きフリップフロ
ップ回路に関する。
【0002】
【従来の技術】フリップフロップは、LSI等の回路構
成で最も使用頻度の高い回路のひとつであり、クロック
信号に同期してデータ信号の取り込み、保持する機能を
有するものである。
成で最も使用頻度の高い回路のひとつであり、クロック
信号に同期してデータ信号の取り込み、保持する機能を
有するものである。
【0003】図8は、従来のフリップフロップの一例を
示す図である。
示す図である。
【0004】本従来例は図8に示すように、4つのトラ
ンスファゲートTG1M,TG2M,TG1S,TG2
Sと、4つのインバータINV1M,INV2M,IN
V1S,INV2Sとから構成されている。
ンスファゲートTG1M,TG2M,TG1S,TG2
Sと、4つのインバータINV1M,INV2M,IN
V1S,INV2Sとから構成されている。
【0005】トランスファゲートTG1Mは、入力がデ
ータ入力端子Dに接続され、出力が節点01Mに接続さ
れ、制御端子がクロック端子C1に接続され、逆相制御
端子が逆相クロック端子CB1に接続されている。
ータ入力端子Dに接続され、出力が節点01Mに接続さ
れ、制御端子がクロック端子C1に接続され、逆相制御
端子が逆相クロック端子CB1に接続されている。
【0006】また、インバータINV1Mは、入力が節
点01Mに接続され、出力が節点02Mに接続されてい
る。
点01Mに接続され、出力が節点02Mに接続されてい
る。
【0007】また、インバータINV2Mは、入力が節
点02Mに接続され、出力が節点03Mに接続されてい
る。
点02Mに接続され、出力が節点03Mに接続されてい
る。
【0008】また、トランスファゲートTG2Mは、入
力が節点03Mに接続され、出力が節点01Mに接続さ
れ、制御端子が逆相クロック端子CB1に接続され、逆
相制御端子がクロック端子C1に接続されている。
力が節点03Mに接続され、出力が節点01Mに接続さ
れ、制御端子が逆相クロック端子CB1に接続され、逆
相制御端子がクロック端子C1に接続されている。
【0009】また、トランスファゲートTG1Sは、入
力が節点02Mに接続され、出力が節点01Sに接続さ
れ、制御端子が逆相クロック端子CB1に接続され、逆
相制御端子がクロック端子C1に接続されている。
力が節点02Mに接続され、出力が節点01Sに接続さ
れ、制御端子が逆相クロック端子CB1に接続され、逆
相制御端子がクロック端子C1に接続されている。
【0010】また、インバータINV1Sは、入力が節
点01Sに接続され、出力がデータ出力端子Qに接続さ
れている。
点01Sに接続され、出力がデータ出力端子Qに接続さ
れている。
【0011】また、インバータINV2Sは、入力がデ
ータ出力端子Qに接続され、出力が節点03Sに接続さ
れている。
ータ出力端子Qに接続され、出力が節点03Sに接続さ
れている。
【0012】また、トランスファゲートTG2Sは、入
力が節点03Sに接続され、出力が節点01Sに接続さ
れ、制御端子がクロック端子C1に接続され、逆相制御
端子が逆相クロック端子CB1に接続されている。
力が節点03Sに接続され、出力が節点01Sに接続さ
れ、制御端子がクロック端子C1に接続され、逆相制御
端子が逆相クロック端子CB1に接続されている。
【0013】以下に、上記のように構成されたフリップ
フロップの動作について説明する。なお、逆相クロック
端子CB1には常にクロック端子C1と逆位相の信号が
入力されるので、クロック端子C1に加えられる信号に
ついてのみ説明する。
フロップの動作について説明する。なお、逆相クロック
端子CB1には常にクロック端子C1と逆位相の信号が
入力されるので、クロック端子C1に加えられる信号に
ついてのみ説明する。
【0014】クロック端子C1に入力されるクロック信
号がLレベルの場合、トランスファゲートTG1Mが開
き、トランスファゲートTG2Mが閉じ、それにより、
データ入力端子Dに入力された値がトランスファゲート
TG1Mを介してマスタラッチMLに取り込まれる。
号がLレベルの場合、トランスファゲートTG1Mが開
き、トランスファゲートTG2Mが閉じ、それにより、
データ入力端子Dに入力された値がトランスファゲート
TG1Mを介してマスタラッチMLに取り込まれる。
【0015】同時に、トランスファゲートTG2Sが開
き、トランスファゲートTG1Sが閉じるため、データ
入力端子Dに入力された値はスレーブラッチSLには伝
搬されない。そのため、データ出力端子Qにおいては、
その時にデータ入力端子Dに入力される信号とは無関係
に、その前にクロック端子Cに入力されるクロック信号
がLレベルであった時にデータ入力端子Dに入力されて
いた値が出力され、インバータINV1S,INV2S
により構成されるループにより保持される。
き、トランスファゲートTG1Sが閉じるため、データ
入力端子Dに入力された値はスレーブラッチSLには伝
搬されない。そのため、データ出力端子Qにおいては、
その時にデータ入力端子Dに入力される信号とは無関係
に、その前にクロック端子Cに入力されるクロック信号
がLレベルであった時にデータ入力端子Dに入力されて
いた値が出力され、インバータINV1S,INV2S
により構成されるループにより保持される。
【0016】クロック端子C1に入力されるクロック信
号がLレベルからHレベルに変化すると、トランスファ
ゲートTG1Mが閉じ、トランスファゲートTG2Mが
開き、それにより、マスタラッチMLが保持状態とな
り、クロック端子C1に入力されるクロック信号がLレ
ベルの時にデータ入力端子Dに入力された信号がインバ
ータINV1M,INV2Mのループにより保持され
る。
号がLレベルからHレベルに変化すると、トランスファ
ゲートTG1Mが閉じ、トランスファゲートTG2Mが
開き、それにより、マスタラッチMLが保持状態とな
り、クロック端子C1に入力されるクロック信号がLレ
ベルの時にデータ入力端子Dに入力された信号がインバ
ータINV1M,INV2Mのループにより保持され
る。
【0017】一方、スレーブラッチSLにおいては、ト
ランスファげートTG1Sが開き、トランスファゲート
TG2Sが閉じるため、節点02Mの値が節点01Sに
書き込まれ、データ出力端子Qには、その時にデータ入
力端子Dに入力される信号とは無関係に、クロック端子
C1に入力されるクロック信号がLレベルの時にデータ
入力端子Dに入力されていた値が出力される。
ランスファげートTG1Sが開き、トランスファゲート
TG2Sが閉じるため、節点02Mの値が節点01Sに
書き込まれ、データ出力端子Qには、その時にデータ入
力端子Dに入力される信号とは無関係に、クロック端子
C1に入力されるクロック信号がLレベルの時にデータ
入力端子Dに入力されていた値が出力される。
【0018】上述したようなフリップフロップにおいて
は、入力データと出力データとが同一の場合、データの
取り込みを行う必要なない。そのような場合、クロック
信号の供給を止めることにより、クロック信号駆動ゲー
トで消費される電力を削減することができる。この考え
に基づいたフリップフリップが、特開平1−28660
9号公報、特開平4−298115号公報、特開平5−
206791号公報及び特開平9−191237号公報
に開示されている。
は、入力データと出力データとが同一の場合、データの
取り込みを行う必要なない。そのような場合、クロック
信号の供給を止めることにより、クロック信号駆動ゲー
トで消費される電力を削減することができる。この考え
に基づいたフリップフリップが、特開平1−28660
9号公報、特開平4−298115号公報、特開平5−
206791号公報及び特開平9−191237号公報
に開示されている。
【0019】以下に、上述した公報に開示されたフリッ
プフロップの基本的な動作を図9を参照して説明する。
プフロップの基本的な動作を図9を参照して説明する。
【0020】図9は、従来のフリップフロップの動作を
説明するための回路図である。
説明するための回路図である。
【0021】本従来例は図9に示すように、図8に示し
たフリップフロップFF01と、排他論理和ゲートXO
R1と、否定積ゲートNAND1と、インバータINV
20とから構成されている。
たフリップフロップFF01と、排他論理和ゲートXO
R1と、否定積ゲートNAND1と、インバータINV
20とから構成されている。
【0022】フリップフロップFF01は、データ入力
がデータ入力端子DATAに接続され、データ出力がデ
ータ出力端子Qに接続され、クロック端子が節点Cに接
続され、逆相クロック端子が節点CBに接続されてい
る。
がデータ入力端子DATAに接続され、データ出力がデ
ータ出力端子Qに接続され、クロック端子が節点Cに接
続され、逆相クロック端子が節点CBに接続されてい
る。
【0023】排他論理和ゲートXOR1は、一方の入力
がデータ出力端子Qに接続され、他方の入力がデータ入
力端子DATAに接続されている。
がデータ出力端子Qに接続され、他方の入力がデータ入
力端子DATAに接続されている。
【0024】否定積ゲートNAND1は、一方の入力が
節点X1に接続され、他方の入力がクロック入力端子C
LKに接続されている。
節点X1に接続され、他方の入力がクロック入力端子C
LKに接続されている。
【0025】インバータINV20は、入力が節点CB
に接続され、出力が節点Cに接続されている。
に接続され、出力が節点Cに接続されている。
【0026】以下に、上記のように構成された回路の動
作について説明する。
作について説明する。
【0027】図10は、図9に示した回路の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【0028】図10に示すように、否定積ゲートNAN
D1は、節点X1がHレベルの場合のみ、即ち、入力デ
ータと出力データが異なる値を持つ場合のみ、外部クロ
ックの否定値を節点CBに出力する。しかし、図9に示
した回路においては、クロック入力端子CLKに入力さ
れる外部クロックがHレベルのときに入力データと出力
データとが異なる値に変化した場合、誤った内部クロッ
クを発生してしまうという問題点がある。
D1は、節点X1がHレベルの場合のみ、即ち、入力デ
ータと出力データが異なる値を持つ場合のみ、外部クロ
ックの否定値を節点CBに出力する。しかし、図9に示
した回路においては、クロック入力端子CLKに入力さ
れる外部クロックがHレベルのときに入力データと出力
データとが異なる値に変化した場合、誤った内部クロッ
クを発生してしまうという問題点がある。
【0029】図11は、図9に示した回路の問題点を解
決するフリップフロップ回路の一例を示す図であり、1
997年のシンポジウム・オン・ブイエルエスアイ・サ
ーキッツで発表されたものと同じ動作をする回路であ
る。
決するフリップフロップ回路の一例を示す図であり、1
997年のシンポジウム・オン・ブイエルエスアイ・サ
ーキッツで発表されたものと同じ動作をする回路であ
る。
【0030】本従来例は図11に示すように、フリップ
フロップ部FF02と、サブナノパルス発生部SNPG
と、内部クロック発生部ICGとから構成されている。
フロップ部FF02と、サブナノパルス発生部SNPG
と、内部クロック発生部ICGとから構成されている。
【0031】フリップフロップ部FF02においては、
トランスファゲートTG1Mは、入力がデータ入力端子
DATAに接続され、出力が節点01Mに接続され、ク
ロック端子が節点Cに接続され、逆相クロック端子が節
点CBに接続されている。
トランスファゲートTG1Mは、入力がデータ入力端子
DATAに接続され、出力が節点01Mに接続され、ク
ロック端子が節点Cに接続され、逆相クロック端子が節
点CBに接続されている。
【0032】インバータINV1Mは、入力が節点01
Mに接続され、出力が節点02Mに接続されている。
Mに接続され、出力が節点02Mに接続されている。
【0033】トランスファゲートTG1Sは、入力端子
が節点02Mに接続され、出力が節点01Sに接続さ
れ、クロック端子が節点CBに接続され、逆相クロック
端子が節点Cに接続されている。
が節点02Mに接続され、出力が節点01Sに接続さ
れ、クロック端子が節点CBに接続され、逆相クロック
端子が節点Cに接続されている。
【0034】インバータINV1Sは、入力端子が節点
01Sに接続され、出力端子がデータ出力端子Qに接続
されている。
01Sに接続され、出力端子がデータ出力端子Qに接続
されている。
【0035】インバータINV2Sは、入力端子がデー
タ出力端子Qに接続され、出力端子が節点03Sに接続
されている。
タ出力端子Qに接続され、出力端子が節点03Sに接続
されている。
【0036】トランスファゲートTG2Sは、入力端子
に節点03Sが接続され、出力端子に節点01Sが接続
され、クロック端子に節点Cが接続され、逆相クロック
端子に節点CBが接続されている。
に節点03Sが接続され、出力端子に節点01Sが接続
され、クロック端子に節点Cが接続され、逆相クロック
端子に節点CBが接続されている。
【0037】サブナノパルス発生部SNPGにおいて
は、否定論理積ゲートNAND2は、一方の入力がクロ
ック入力端子CLKに接続され、他方の入力が節点CK
I0に接続され、出力が節点CKI1に接続されてい
る。
は、否定論理積ゲートNAND2は、一方の入力がクロ
ック入力端子CLKに接続され、他方の入力が節点CK
I0に接続され、出力が節点CKI1に接続されてい
る。
【0038】インバータINV21は、入力が節点CK
I1に接続され、出力が節点CKI2に接続されてい
る。
I1に接続され、出力が節点CKI2に接続されてい
る。
【0039】インバータINV22は、入力が節点CK
I2に接続され、出力が節点CKI3に接続されてい
る。
I2に接続され、出力が節点CKI3に接続されてい
る。
【0040】インバータINV23は、入力が節点CK
I3に接続され、出力が節点CKI4に接続されてい
る。
I3に接続され、出力が節点CKI4に接続されてい
る。
【0041】インバータINV24は、入力が節点CK
I4に接続され、出力が節点CKI5に接続されてい
る。
I4に接続され、出力が節点CKI5に接続されてい
る。
【0042】インバータINV25は、入力が節点CK
I5に接続され、出力が節点CKI6に接続されてい
る。
I5に接続され、出力が節点CKI6に接続されてい
る。
【0043】Pチャネル型MOSトランジスタP23
は、ソースが高位側電源端子VDDに接続され、ドレイ
ンが節点CKI0に接続され、ゲートがクロック入力端
子CLKに接続されている。
は、ソースが高位側電源端子VDDに接続され、ドレイ
ンが節点CKI0に接続され、ゲートがクロック入力端
子CLKに接続されている。
【0044】Nチャネル型MOSトランジスタN23
は、ソースが低位側電源端子GNDに接続され、ドレイ
ンが節点CKI0に接続され、ゲートが節点CKI6に
接続されている。
は、ソースが低位側電源端子GNDに接続され、ドレイ
ンが節点CKI0に接続され、ゲートが節点CKI6に
接続されている。
【0045】内部クロック発生部ICGにおいては、排
他論理和ゲートXOR1は、一方の入力がデータ入力端
子DATAに接続され、他方の入力がデータ出力端子Q
に接続され、出力が節点X1に接続されている。
他論理和ゲートXOR1は、一方の入力がデータ入力端
子DATAに接続され、他方の入力がデータ出力端子Q
に接続され、出力が節点X1に接続されている。
【0046】インバータINV26は、入力が節点X1
に接続され、出力が節点X1Bに接続されている。
に接続され、出力が節点X1Bに接続されている。
【0047】トランスファゲートTG21は、入力が節
点CKI2に接続され、出力が節点C0に接続され、制
御端子が節点X1Bに接続され、逆相制御端子が節点X
1に接続されている。
点CKI2に接続され、出力が節点C0に接続され、制
御端子が節点X1Bに接続され、逆相制御端子が節点X
1に接続されている。
【0048】Nチャネル型MOSトランジスタN24
は、ソースが低位側電源端子GNDに接続され、ドレイ
ンが節点C0に接続され、ゲートが節点X1Bに接続さ
れている。
は、ソースが低位側電源端子GNDに接続され、ドレイ
ンが節点C0に接続され、ゲートが節点X1Bに接続さ
れている。
【0049】インバータINV27は、入力が節点C0
に接続され、出力が節点CBに接続されている。
に接続され、出力が節点CBに接続されている。
【0050】インバータINV28は、入力が節点CB
に接続され、出力が節点Cに接続されている。
に接続され、出力が節点Cに接続されている。
【0051】以下に、上記のように構成された回路の動
作について説明する。
作について説明する。
【0052】図12は、図11に示した回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【0053】クロック入力端子CLKに入力されるクロ
ック信号がLレベルの場合、Pチャネル型MOSトラン
ジスタP23がオン状態となり、それにより、節点CK
I0はHレベルに充電され、否定論理積ゲートNAND
2から、外部クロックの否定値Hレベルが節点CKI1
に出力される。
ック信号がLレベルの場合、Pチャネル型MOSトラン
ジスタP23がオン状態となり、それにより、節点CK
I0はHレベルに充電され、否定論理積ゲートNAND
2から、外部クロックの否定値Hレベルが節点CKI1
に出力される。
【0054】クロック入力端子CLKに入力される外部
クロックがHレベルに変化しても、節点CKI6がLレ
ベルのときは節点CKI0はHレベルを保持するダイナ
ミック節点となり、外部クロックの否定値のLレベルが
節点CKI1に出力される。
クロックがHレベルに変化しても、節点CKI6がLレ
ベルのときは節点CKI0はHレベルを保持するダイナ
ミック節点となり、外部クロックの否定値のLレベルが
節点CKI1に出力される。
【0055】クロック信号がLレベルからHレベルへ変
化した場合、その変化は、ゲートNAND2、インバー
タINV21、インバータINV22、インバータIN
V23、インバータINV24及びインバータINV2
5により伝達され、その遅延時間分だけ遅れて節点CK
I6に伝えられる。
化した場合、その変化は、ゲートNAND2、インバー
タINV21、インバータINV22、インバータIN
V23、インバータINV24及びインバータINV2
5により伝達され、その遅延時間分だけ遅れて節点CK
I6に伝えられる。
【0056】節点CKI6がHレベルになると、Nチャ
ネル型MOSトランジスタN23がオン状態となり、そ
れにより、節点CKI0がLレベルとなり、否定論理積
ゲートNAND2からは、クロック入力端子CLKに入
力されるクロック信号とは関係なくHレベルが節点CK
I1に出力される。
ネル型MOSトランジスタN23がオン状態となり、そ
れにより、節点CKI0がLレベルとなり、否定論理積
ゲートNAND2からは、クロック入力端子CLKに入
力されるクロック信号とは関係なくHレベルが節点CK
I1に出力される。
【0057】即ち、上述したゲートの遅延時間分だけ、
節点CKI1にはLレベルの値が出力される。節点CK
I2においては、節点CKI1の否定値が出力される
が、クロック入力端子CLKに入力される外部クロック
のLレベルからHレベルへの変化が節点CKI0に伝わ
るまでの短い時間だけHレベルであり、クロック信号と
同じ周期の信号が出力される。
節点CKI1にはLレベルの値が出力される。節点CK
I2においては、節点CKI1の否定値が出力される
が、クロック入力端子CLKに入力される外部クロック
のLレベルからHレベルへの変化が節点CKI0に伝わ
るまでの短い時間だけHレベルであり、クロック信号と
同じ周期の信号が出力される。
【0058】内部クロック発生部ICGにおいては、デ
ータ入力とデータ出力とが異なる場合、排他論理ゲート
XOR1からHレベルが節点X1に出力され、節点X1
BにはインバータINV26からLレベルが出力され、
それにより、トランスファゲートTG21が開き、節点
C0には節点CKI2の値が出力される。
ータ入力とデータ出力とが異なる場合、排他論理ゲート
XOR1からHレベルが節点X1に出力され、節点X1
BにはインバータINV26からLレベルが出力され、
それにより、トランスファゲートTG21が開き、節点
C0には節点CKI2の値が出力される。
【0059】一方、データ入力とデータ出力とが同じ場
合、節点X1はLレベルとなり、節点X1BはHレベル
となり、それにより、トランスファゲートTG21が閉
じるとなるとともに、Nチャネル型MOSトランジスタ
N24がオン状態となり、節点C0はLレベルとなる。
合、節点X1はLレベルとなり、節点X1BはHレベル
となり、それにより、トランスファゲートTG21が閉
じるとなるとともに、Nチャネル型MOSトランジスタ
N24がオン状態となり、節点C0はLレベルとなる。
【0060】内部クロック発生部ICGの動作は基本的
に図9に示した否定論理積ゲートNAND1と同じであ
るが、図9に示した回路における問題点をHレベル期間
の短かいクロック信号(CKI2の信号、以下、サブナ
ノパルスと称する)を使うことで回避している。
に図9に示した否定論理積ゲートNAND1と同じであ
るが、図9に示した回路における問題点をHレベル期間
の短かいクロック信号(CKI2の信号、以下、サブナ
ノパルスと称する)を使うことで回避している。
【0061】また、内部クロックのHレベル期間を短く
したことにより、フリップフロップFF02のマスタ部
はダイナミック方式を採用することで、帰還ループのイ
ンバータとトランスファゲートを減らし、電力の低減を
図っている。
したことにより、フリップフロップFF02のマスタ部
はダイナミック方式を採用することで、帰還ループのイ
ンバータとトランスファゲートを減らし、電力の低減を
図っている。
【0062】
【発明が解決しようとする課題】しかしながら、図11
に示したような回路においては、サブナノパルスを発生
するために、外部のクロック信号と同じ周波数で動作す
るゲート列(否定論理積NAND2,インバータINV
21〜INV25)が使用されており、この消費電力が
大きくなってしまうという問題点がある。
に示したような回路においては、サブナノパルスを発生
するために、外部のクロック信号と同じ周波数で動作す
るゲート列(否定論理積NAND2,インバータINV
21〜INV25)が使用されており、この消費電力が
大きくなってしまうという問題点がある。
【0063】ここで、サブナノパルス発生部SNPG
は、複数のフリップフロップで共有可能で、発生したサ
ブナノパルスを使用して多数のフリップフロップを動作
させた場合、データ変化率が低ければ、図8に示したよ
うな通常のフリップフロップを使用するよりも低消費電
力で動作が可能である。しかし、フリップフロップの数
が少ない場合、あるいは単体使用の場合には、通常のフ
リップフロップを使用した場合よりも消費電力が大きく
なってしまうという問題点がある。
は、複数のフリップフロップで共有可能で、発生したサ
ブナノパルスを使用して多数のフリップフロップを動作
させた場合、データ変化率が低ければ、図8に示したよ
うな通常のフリップフロップを使用するよりも低消費電
力で動作が可能である。しかし、フリップフロップの数
が少ない場合、あるいは単体使用の場合には、通常のフ
リップフロップを使用した場合よりも消費電力が大きく
なってしまうという問題点がある。
【0064】また、内部クロックを発生させるサブナノ
パルスは、クロックのHレベル期間とLレベル期間とが
大きく異なるため、クロックの立ち上がり端と立ち下が
り端の両方を利用するアプリケーションにおいて使用す
ることができないという問題点がある。
パルスは、クロックのHレベル期間とLレベル期間とが
大きく異なるため、クロックの立ち上がり端と立ち下が
り端の両方を利用するアプリケーションにおいて使用す
ることができないという問題点がある。
【0065】さらに、サブナノパルスはHレベル期間を
短くすることにより、誤った内部クロックの発生を回避
しようとしているが、Hレベル期間中に入力データが変
化して出力データと異なる値となった場合、誤ったクロ
ックを発生する虞れは依然として残っている。
短くすることにより、誤った内部クロックの発生を回避
しようとしているが、Hレベル期間中に入力データが変
化して出力データと異なる値となった場合、誤ったクロ
ックを発生する虞れは依然として残っている。
【0066】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、単体あるい
は少数のフリップフロップが利用される場合でも低消費
電力での動作が可能であり、かつ、Hレベル期間とLレ
ベル期間とが同じ長さの内部クロックを発生し、かつ、
クロック信号がHレベルの期間に入力データが変化して
も誤った内部クロックを発生しないフリップフロップ回
路を提供することを目的とする。
する問題点に鑑みてなされたものであって、単体あるい
は少数のフリップフロップが利用される場合でも低消費
電力での動作が可能であり、かつ、Hレベル期間とLレ
ベル期間とが同じ長さの内部クロックを発生し、かつ、
クロック信号がHレベルの期間に入力データが変化して
も誤った内部クロックを発生しないフリップフロップ回
路を提供することを目的とする。
【0067】
【課題を解決するための手段】上記目的を達成するため
に本発明は、フリップフロップ部と、該フリップフリッ
プ部に入力される入力データと該フリップフロップ部か
ら出力される出力データとを比較し、両者の不一致を検
出するデータ不一致検出手段と、該データ不一致検出手
段にて前記入力データと前記出力データとの不一致が検
出された場合、外部から入力される外部クロック信号の
立ち上がり端にて該外部クロック信号と等しいHレベル
期間を具備する内部クロックを発生させる内部クロック
発生手段とを有し、該内部クロック発生手段にて発生し
た内部クロックがクロック信号として前記フリップフロ
ップ部に入力されるフリップフロップ回路において、前
記データ不一致検出手段は、排他否定論理和ゲートから
なり、前記内部クロック発生手段は、ゲートが前記排他
否定論理和ゲートの出力端子に接続され、ソースが高位
側電源端子に接続された第1のPチャネル型MOSトラ
ンジスタと、ソースが前記第1のPチャネル型MOSト
ランジスタのドレインに接続され、ゲートに前記外部ク
ロック信号が入力される第2のPチャネル型MOSトラ
ンジスタと、ゲートが前記排他否定論理和ゲートの出力
端子に接続され、ソースが低位側電源端子に接続され、
ドレインが前記第2のPチャネル型MOSトランジスタ
のドレインに接続された第1のNチャネル型MOSトラ
ンジスタと、ソースが前記高位側電源端子に接続され、
ゲートに前記外部クロック信号が入力される第3のPチ
ャネル型MOSトランジスタと、ゲートが前記第2のP
チャネル型MOSトランジスタのドレインに接続され、
ドレインが前記第3のPチャネル型MOSトランジスタ
のドレインに接続された第2のNチャネル型MOSトラ
ンジスタと、ソースが前記低位側電源端子に接続され、
ドレインが前記第2のNチャネル型MOSトランジスタ
のソースに接続され、ゲートに前記外部クロック信号が
入力される第3のNチャネル型MOSトランジスタとを
有し、 前記第2のNチャネル型MOSトランジスタのド
レインにおける出力を前記内部クロックとして出力する
ことを特徴とする。
に本発明は、フリップフロップ部と、該フリップフリッ
プ部に入力される入力データと該フリップフロップ部か
ら出力される出力データとを比較し、両者の不一致を検
出するデータ不一致検出手段と、該データ不一致検出手
段にて前記入力データと前記出力データとの不一致が検
出された場合、外部から入力される外部クロック信号の
立ち上がり端にて該外部クロック信号と等しいHレベル
期間を具備する内部クロックを発生させる内部クロック
発生手段とを有し、該内部クロック発生手段にて発生し
た内部クロックがクロック信号として前記フリップフロ
ップ部に入力されるフリップフロップ回路において、前
記データ不一致検出手段は、排他否定論理和ゲートから
なり、前記内部クロック発生手段は、ゲートが前記排他
否定論理和ゲートの出力端子に接続され、ソースが高位
側電源端子に接続された第1のPチャネル型MOSトラ
ンジスタと、ソースが前記第1のPチャネル型MOSト
ランジスタのドレインに接続され、ゲートに前記外部ク
ロック信号が入力される第2のPチャネル型MOSトラ
ンジスタと、ゲートが前記排他否定論理和ゲートの出力
端子に接続され、ソースが低位側電源端子に接続され、
ドレインが前記第2のPチャネル型MOSトランジスタ
のドレインに接続された第1のNチャネル型MOSトラ
ンジスタと、ソースが前記高位側電源端子に接続され、
ゲートに前記外部クロック信号が入力される第3のPチ
ャネル型MOSトランジスタと、ゲートが前記第2のP
チャネル型MOSトランジスタのドレインに接続され、
ドレインが前記第3のPチャネル型MOSトランジスタ
のドレインに接続された第2のNチャネル型MOSトラ
ンジスタと、ソースが前記低位側電源端子に接続され、
ドレインが前記第2のNチャネル型MOSトランジスタ
のソースに接続され、ゲートに前記外部クロック信号が
入力される第3のNチャネル型MOSトランジスタとを
有し、 前記第2のNチャネル型MOSトランジスタのド
レインにおける出力を前記内部クロックとして出力する
ことを特徴とする。
【0068】
【0069】また、前記内部クロック発生手段は、前記
第2のPチャネル型MOSトランジスタのドレインに、
第1のインバータの入力端子と、入力端子が前記第1の
インバータの出力端子に接続された第2のインバータの
出力端子とが接続されていることを特徴とする。
第2のPチャネル型MOSトランジスタのドレインに、
第1のインバータの入力端子と、入力端子が前記第1の
インバータの出力端子に接続された第2のインバータの
出力端子とが接続されていることを特徴とする。
【0070】また、フリップフロップ部と、該フリップ
フリップ部に入力される入力データと該フリップフロッ
プ部から出力される出力データとを比較し、両者の不一
致を検出するデータ不一致検出手段と、該データ不一致
検出手段にて前記入力データと前記出力データとの不一
致が検出された場合、外部から入力される外部クロック
信号の立ち下がり端にて該外部クロック信号と等しいH
レベル期間を具備する内部クロックを発生させる内部ク
ロック発生手段とを有し、該内部クロック発生手段にて
発生した内部クロックがクロック信号として前記フリッ
プフロップ部に入力されるフリップフロップ回路におい
て、前記データ不一致検出手段は、排他論理和ゲートか
らなり、前記内部クロック発生手段は、ゲートが前記排
他論理和ゲートの出力端子に接続され、ソースが高位側
電源端子に接続された第1のPチャネル型MOSトラン
ジスタと、ゲートが前記排他論理和ゲートの出力端子に
接続され、ソースが低位側電源端子に接続された第1の
Nチャネル型MOSトランジスタと、ドレインが前記第
1のPチャネル型MOSトランジスタのドレインに接続
され、ソースが前記第1のNチャネル型MOSトランジ
スタのドレインに接続され、ゲートに前記外部クロック
信号が入力される第2のNチャネル型MOSトランジス
タと、ソースが前記低位側電源端子に接続され、ゲート
に前記外部クロック信号が入力される第3のNチャネル
型MOSトランジスタと、ゲートが前記第1のPチャネ
ル型MOSトランジスタのドレインに接続され、ドレイ
ンが前記第3のNチャネル型MOSトランジスタのドレ
インに接続された第2のPチャネル型MOSトランジス
タと、ソースが前記高位側電源端子に接続され、ドレイ
ンが前記第2のPチャネル型MOSトランジスタのドレ
インに接続され、ゲートに前記外部クロック信号が入力
される第3のPチャネル型MOSトランジスタとを有
し、前記第2のPチャネル型MOSトランジスタのドレ
インにおける出力を前記内部クロックとして出力するこ
とを特徴とする。
フリップ部に入力される入力データと該フリップフロッ
プ部から出力される出力データとを比較し、両者の不一
致を検出するデータ不一致検出手段と、該データ不一致
検出手段にて前記入力データと前記出力データとの不一
致が検出された場合、外部から入力される外部クロック
信号の立ち下がり端にて該外部クロック信号と等しいH
レベル期間を具備する内部クロックを発生させる内部ク
ロック発生手段とを有し、該内部クロック発生手段にて
発生した内部クロックがクロック信号として前記フリッ
プフロップ部に入力されるフリップフロップ回路におい
て、前記データ不一致検出手段は、排他論理和ゲートか
らなり、前記内部クロック発生手段は、ゲートが前記排
他論理和ゲートの出力端子に接続され、ソースが高位側
電源端子に接続された第1のPチャネル型MOSトラン
ジスタと、ゲートが前記排他論理和ゲートの出力端子に
接続され、ソースが低位側電源端子に接続された第1の
Nチャネル型MOSトランジスタと、ドレインが前記第
1のPチャネル型MOSトランジスタのドレインに接続
され、ソースが前記第1のNチャネル型MOSトランジ
スタのドレインに接続され、ゲートに前記外部クロック
信号が入力される第2のNチャネル型MOSトランジス
タと、ソースが前記低位側電源端子に接続され、ゲート
に前記外部クロック信号が入力される第3のNチャネル
型MOSトランジスタと、ゲートが前記第1のPチャネ
ル型MOSトランジスタのドレインに接続され、ドレイ
ンが前記第3のNチャネル型MOSトランジスタのドレ
インに接続された第2のPチャネル型MOSトランジス
タと、ソースが前記高位側電源端子に接続され、ドレイ
ンが前記第2のPチャネル型MOSトランジスタのドレ
インに接続され、ゲートに前記外部クロック信号が入力
される第3のPチャネル型MOSトランジスタとを有
し、前記第2のPチャネル型MOSトランジスタのドレ
インにおける出力を前記内部クロックとして出力するこ
とを特徴とする。
【0071】
【0072】また、前記内部クロック発生手段は、前記
第1のPチャネル型MOSトランジスタのドレインに、
第1のインバータの入力端子と、入力端子が前記第1の
インバータの出力端子に接続された第2のインバータの
出力端子とが接続されていることを特徴とする。
第1のPチャネル型MOSトランジスタのドレインに、
第1のインバータの入力端子と、入力端子が前記第1の
インバータの出力端子に接続された第2のインバータの
出力端子とが接続されていることを特徴とする。
【0073】(作用)上記のように構成された本発明に
おいては、入力データと出力データとを比較し、入力が
変化した場合に内部クロックを発生するフリップフロッ
プ回路において、外部クロックの立ち上がり端で内部ク
ロックを発生する場合は、外部クロックがLレベルのと
きにのみデータの不一致を伝達して、内部クロックを発
生させ、外部クロックの立ち下がり端で内部クロックを
発生する場合は、外部クロックがHレベルのときにのみ
データの不一致を伝達して、内部クロックを発生させる
ので、誤った内部クロックが発生しない。
おいては、入力データと出力データとを比較し、入力が
変化した場合に内部クロックを発生するフリップフロッ
プ回路において、外部クロックの立ち上がり端で内部ク
ロックを発生する場合は、外部クロックがLレベルのと
きにのみデータの不一致を伝達して、内部クロックを発
生させ、外部クロックの立ち下がり端で内部クロックを
発生する場合は、外部クロックがHレベルのときにのみ
データの不一致を伝達して、内部クロックを発生させる
ので、誤った内部クロックが発生しない。
【0074】また、多数のインバータ列を持つサブナノ
パルス発生回路が不要であるため、より少ない消費電力
での動作が可能であり、データの変化率が小さな場合
は、単体または少数での利用でも通常のフリップフロッ
プを使うよりも低消費電力を実現できる。
パルス発生回路が不要であるため、より少ない消費電力
での動作が可能であり、データの変化率が小さな場合
は、単体または少数での利用でも通常のフリップフロッ
プを使うよりも低消費電力を実現できる。
【0075】また、内部クロックは、Hレベル期間とL
レベル期間とが同じ割合のクロックなので、立ち上がり
及び立ち下がりの両端を利用したアプリケーションでの
利用も可能である。
レベル期間とが同じ割合のクロックなので、立ち上がり
及び立ち下がりの両端を利用したアプリケーションでの
利用も可能である。
【0076】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【0077】図1は、本発明のフリップフロップ回路の
実施の一形態を示す図である。
実施の一形態を示す図である。
【0078】本形態は図1に示すように、フリップフロ
ップ部30と、フリップフリップ部30に入力されるデ
ータとフリップフロップ部30から出力されるデータと
を比較し、両者の不一致を検出するデータ不一致検出部
10と、データ不一致検出部10にて入力データと出力
データとの不一致が検出された場合、外部から入力され
るクロック信号の立ち上がりのみにて入力された外部ク
ロック信号と同じHレベル期間を有する内部クロックを
発生させる内部クロック発生部20とから構成されてお
り、内部クロック発生部20にて発生した内部クロック
がクロック信号としてフリップフロップ部30に入力さ
れる。
ップ部30と、フリップフリップ部30に入力されるデ
ータとフリップフロップ部30から出力されるデータと
を比較し、両者の不一致を検出するデータ不一致検出部
10と、データ不一致検出部10にて入力データと出力
データとの不一致が検出された場合、外部から入力され
るクロック信号の立ち上がりのみにて入力された外部ク
ロック信号と同じHレベル期間を有する内部クロックを
発生させる内部クロック発生部20とから構成されてお
り、内部クロック発生部20にて発生した内部クロック
がクロック信号としてフリップフロップ部30に入力さ
れる。
【0079】(第1の実施の形態)図2は、図1に示し
たフリップフロップ回路の第1の実施の形態を示す図で
あり、入力データと出力データとを比較して、入力デー
タが変化した場合に外部クロックの立ち上がり端で内部
クロックを発生するフリップフロップ回路を示す。
たフリップフロップ回路の第1の実施の形態を示す図で
あり、入力データと出力データとを比較して、入力デー
タが変化した場合に外部クロックの立ち上がり端で内部
クロックを発生するフリップフロップ回路を示す。
【0080】本形態は図2に示すように、フリップフロ
ップFF01と、排他否定論理ゲートXNOR1と、第
1のPチャネル型MOSトランジスタP1と、第2のP
チャネル型MOSトランジスタP2と、第3のPチャネ
ル型MOSトランジスタP3と、第1のNチャネル型M
OSトランジスタN1と、第2のNチャネル型MOSト
ランジスタN2と、第3のNチャネル型MOSトランジ
スタN3と、インバータINV01,INV02とから
構成されている。
ップFF01と、排他否定論理ゲートXNOR1と、第
1のPチャネル型MOSトランジスタP1と、第2のP
チャネル型MOSトランジスタP2と、第3のPチャネ
ル型MOSトランジスタP3と、第1のNチャネル型M
OSトランジスタN1と、第2のNチャネル型MOSト
ランジスタN2と、第3のNチャネル型MOSトランジ
スタN3と、インバータINV01,INV02とから
構成されている。
【0081】フリップフロップFF01は、データ入力
がデータ入力端子DATAに接続され、データ出力がデ
ータ出力端子Qに接続され、クロック端子が節点Cに接
続され、逆相クロック端子が節点CBに接続されてい
る。
がデータ入力端子DATAに接続され、データ出力がデ
ータ出力端子Qに接続され、クロック端子が節点Cに接
続され、逆相クロック端子が節点CBに接続されてい
る。
【0082】排他否定論理和ゲートXNOR1は、一方
の入力がデータ入力端子DATAに接続され、他方の入
力がデータ出力端子Qに接続され、出力が節点X1Bに
接続されている。
の入力がデータ入力端子DATAに接続され、他方の入
力がデータ出力端子Qに接続され、出力が節点X1Bに
接続されている。
【0083】Pチャネル型MOSトランジスタP1は、
ソースが高位側電源端子VDDに接続され、ドレインが
節点01に接続され、ゲートが節点X1Bに接続されて
いる。
ソースが高位側電源端子VDDに接続され、ドレインが
節点01に接続され、ゲートが節点X1Bに接続されて
いる。
【0084】Pチャネル型MOSトランジスタP2は、
ソースが節点01に接続され、ドレインが節点X2に接
続され、ゲートがクロック端子CLKに接続されてい
る。
ソースが節点01に接続され、ドレインが節点X2に接
続され、ゲートがクロック端子CLKに接続されてい
る。
【0085】Nチャネル型MOSトランジスタN1は、
ソースが低位側電源端子GNDに接続され、ドレインが
節点X2に接続され、ゲ−トが節点X1Bに接続されて
いる。
ソースが低位側電源端子GNDに接続され、ドレインが
節点X2に接続され、ゲ−トが節点X1Bに接続されて
いる。
【0086】Pチャネル型MOSトランジスタP3は、
ソースが高位側電源端子VDDに接続され、ドレインが
節点C0Bに接続され、ゲートがクロック端子CLKに
接続されている。
ソースが高位側電源端子VDDに接続され、ドレインが
節点C0Bに接続され、ゲートがクロック端子CLKに
接続されている。
【0087】Nチャネル型MOSトランジスタN2は、
ソースが節点02に接続され、ドレインが節点C0Bに
接続され、ゲートが節点X2に接続されている。
ソースが節点02に接続され、ドレインが節点C0Bに
接続され、ゲートが節点X2に接続されている。
【0088】Nチャネル型MOSトランジスタN3は、
ソースが低位側電源端子GNDに接続され、ドレインが
節点02に接続され、ゲートがクロック端子CLKに接
続されている。
ソースが低位側電源端子GNDに接続され、ドレインが
節点02に接続され、ゲートがクロック端子CLKに接
続されている。
【0089】インバータINV01は、入力に節点C0
Bが接続され、出力が節点Cに接続されている。インバ
ータINV02は、入力に節点Cが接続され、出力が節
点CBに接続されている。
Bが接続され、出力が節点Cに接続されている。インバ
ータINV02は、入力に節点Cが接続され、出力が節
点CBに接続されている。
【0090】以下に、上記のように構成されたフリップ
フロップ回路の動作について説明する。
フロップ回路の動作について説明する。
【0091】図3は、図2に示したフリップフロップ回
路の動作を説明するためのタイミングチャートである。
路の動作を説明するためのタイミングチャートである。
【0092】なお、以下の説明においては、クロック端
子CLKに入力される信号を外部クロック、データ入力
端子DATAに入力される信号を入力データ、データ出
力端子Qから出力される信号をデータ出力とそれぞれ称
する。また、節点CBは節点Cの逆相になるので、特に
必要な場合以外は述べず、節点Cの信号についてのみ内
部クロックと呼ぶ。
子CLKに入力される信号を外部クロック、データ入力
端子DATAに入力される信号を入力データ、データ出
力端子Qから出力される信号をデータ出力とそれぞれ称
する。また、節点CBは節点Cの逆相になるので、特に
必要な場合以外は述べず、節点Cの信号についてのみ内
部クロックと呼ぶ。
【0093】図2に示した回路において、入力データと
出力データとが同じ場合、排他否定論理和ゲートXNO
R1からHレベルが節点X1Bに出力され、それによ
り、Nチャネル型MOSトランジスタN1はクロックの
状態に依存せずにオン状態となる。
出力データとが同じ場合、排他否定論理和ゲートXNO
R1からHレベルが節点X1Bに出力され、それによ
り、Nチャネル型MOSトランジスタN1はクロックの
状態に依存せずにオン状態となる。
【0094】Nチャネル型MOSトランジスタN1がオ
ン状態になると、節点X2はLレベルとなり、それによ
り、Nチャネル型MOSトランジスタN2は常にオフ状
態となる。
ン状態になると、節点X2はLレベルとなり、それによ
り、Nチャネル型MOSトランジスタN2は常にオフ状
態となる。
【0095】また、Pチャネル型MOSトランジスタP
3は、外部クロックがLレベルの場合にオン状態とな
り、それにより、節点C0BがHレベルとなり充電さ
れ、外部クロックがHレベルの場合において節点C0B
がHレベルを保持するダイナミック状態となる。そのた
め、節点C0Bは常にHレベルとなり、フリップフロッ
プFF01の内部クロックとなる節点Cの電位はLレベ
ルのままで、インバータINV01,INV02におい
て余分な電力が消費されることはなくなる。
3は、外部クロックがLレベルの場合にオン状態とな
り、それにより、節点C0BがHレベルとなり充電さ
れ、外部クロックがHレベルの場合において節点C0B
がHレベルを保持するダイナミック状態となる。そのた
め、節点C0Bは常にHレベルとなり、フリップフロッ
プFF01の内部クロックとなる節点Cの電位はLレベ
ルのままで、インバータINV01,INV02におい
て余分な電力が消費されることはなくなる。
【0096】一方、入力データと出力データとが異なっ
た状態になると、排他否定論理和ゲートXOR1からL
レベルが節点X1Bに出力され、それにより、Pチャネ
ル型MOSトランジスタP1がオン状態となり、節点0
1はHレベルに充電される。なお、この状態は、外部ク
ロックがLレベルに変化し、それにより、Pチャネル型
MOSトランジスタP2がオン状態にならなければ節点
X2には伝わらない。
た状態になると、排他否定論理和ゲートXOR1からL
レベルが節点X1Bに出力され、それにより、Pチャネ
ル型MOSトランジスタP1がオン状態となり、節点0
1はHレベルに充電される。なお、この状態は、外部ク
ロックがLレベルに変化し、それにより、Pチャネル型
MOSトランジスタP2がオン状態にならなければ節点
X2には伝わらない。
【0097】外部クロックがLレベルに変化してPチャ
ネル型MOSトランジスタP2がオン状態になり、節点
X2がHレベルになると、Nチャネル型MOSトランジ
スタN2がオン状態となる。
ネル型MOSトランジスタP2がオン状態になり、節点
X2がHレベルになると、Nチャネル型MOSトランジ
スタN2がオン状態となる。
【0098】外部クロックがHレベルに変化すると、P
チャネル型MOSトランジスタP2がオフ状態となり、
節点X2はHレベルを保持するダイナミック節点とな
り、Nチャネル型MOSトランジスタN2,N3がオン
状態となるので、節点C0BがLレベルに放電される。
節点C0BがLレベルになると、節点CがHレベルに変
化し、節点CBがLに変化して、フリップフロップFF
01における新たなデータの取り込み及び出力が行われ
る。
チャネル型MOSトランジスタP2がオフ状態となり、
節点X2はHレベルを保持するダイナミック節点とな
り、Nチャネル型MOSトランジスタN2,N3がオン
状態となるので、節点C0BがLレベルに放電される。
節点C0BがLレベルになると、節点CがHレベルに変
化し、節点CBがLに変化して、フリップフロップFF
01における新たなデータの取り込み及び出力が行われ
る。
【0099】外部クロックがHレベルの場合に、データ
入力とデータ出力とが同じに変化すると、節点X1Bが
Hレベルになり、それにより、Nチャネル型MOSトラ
ンジスタN1がオン状態となり、節点X2がLレベルと
なる。
入力とデータ出力とが同じに変化すると、節点X1Bが
Hレベルになり、それにより、Nチャネル型MOSトラ
ンジスタN1がオン状態となり、節点X2がLレベルと
なる。
【0100】節点X2がLレベルになると、Nチャネル
型MOSトランジスタN2がオフ状態となり、節点C0
BはLレベルを保持するダイナミック状態のままで、内
部クロック信号に影響は与えない。
型MOSトランジスタN2がオフ状態となり、節点C0
BはLレベルを保持するダイナミック状態のままで、内
部クロック信号に影響は与えない。
【0101】上述したように本形態においては、外部ク
ロックがLレベルの場合にのみデータの不一致を伝達し
て内部クロックを発生させるので、誤った内部クロック
が発生することはない。
ロックがLレベルの場合にのみデータの不一致を伝達し
て内部クロックを発生させるので、誤った内部クロック
が発生することはない。
【0102】また、多数のインバータ列を持つサブナノ
パルス発生回路を必要としないため、より少ない消費電
力での動作が可能であり、データの変化率が小さな場合
は、単体または少数での利用でも通常のフリップフロッ
プを使うよりも少ない消費電力での使用が可能である。
パルス発生回路を必要としないため、より少ない消費電
力での動作が可能であり、データの変化率が小さな場合
は、単体または少数での利用でも通常のフリップフロッ
プを使うよりも少ない消費電力での使用が可能である。
【0103】また、内部クロックは、Hレベル期間とL
レベル期間とが同じ割合のクロックであるため、立ち上
がり及び立ち下がりの両端を利用したアプリケーション
においても利用することができる。
レベル期間とが同じ割合のクロックであるため、立ち上
がり及び立ち下がりの両端を利用したアプリケーション
においても利用することができる。
【0104】(第2の実施の形態)図4は、図1に示し
たフリップフロップ回路の第2の実施の形態を示す図で
ある。
たフリップフロップ回路の第2の実施の形態を示す図で
ある。
【0105】本形態は図4に示すように、図2に示した
回路にインバータINV03,INV04,INV05
が追加されて構成されている。
回路にインバータINV03,INV04,INV05
が追加されて構成されている。
【0106】インバータINV03は、入力が節点X2
に接続され、出力が節点03に接続されている。
に接続され、出力が節点03に接続されている。
【0107】インバータINV04は、入力が節点03
に接続され、出力が節点X2に接続されている。
に接続され、出力が節点X2に接続されている。
【0108】インバータINV05は、入力が節点Cに
接続され、出力が節点C0Bに接続されている。
接続され、出力が節点C0Bに接続されている。
【0109】図4に示した回路の動作及び効果は、図2
に示した回路と基本的に同じであるが、図2に示した回
路においてダイナミック節点となる場合があった節点X
2,C0Bをスタティック保持することができ、外部ク
ロックの停止も可能となる。
に示した回路と基本的に同じであるが、図2に示した回
路においてダイナミック節点となる場合があった節点X
2,C0Bをスタティック保持することができ、外部ク
ロックの停止も可能となる。
【0110】(第3の実施の形態)上述した3つの実施
の形態においては、内部クロック発生部20にて外部ク
ロックの立ち上がり端で内部クロックを発生していた
が、図1に示す内部クロック発生部20において、デー
タ不一致検出部10にて入力データと出力データとの不
一致が検出された場合に外部クロックの立ち下がり端で
内部クロックを発生してもよい。
の形態においては、内部クロック発生部20にて外部ク
ロックの立ち上がり端で内部クロックを発生していた
が、図1に示す内部クロック発生部20において、デー
タ不一致検出部10にて入力データと出力データとの不
一致が検出された場合に外部クロックの立ち下がり端で
内部クロックを発生してもよい。
【0111】図5は、図1に示したフリップフロップ回
路の第3の実施の形態を示す図であり、入力データと出
力データとを比較して、入力データが変化した場合に外
部クロックの立ち下がり端で内部クロックを発生するフ
リップフロップ回路を示す。
路の第3の実施の形態を示す図であり、入力データと出
力データとを比較して、入力データが変化した場合に外
部クロックの立ち下がり端で内部クロックを発生するフ
リップフロップ回路を示す。
【0112】本形態は図5に示すように、フリップフロ
ップFF01と、排他論理和ゲートXOR1と、第1の
Pチャネル型MOSトランジスタP1と、第2のPチャ
ネル型MOSトランジスタP2と、第3のPチャネル型
MOSトランジスタP3と、第1のNチャネル型MOS
トランジスタN1と、第2のNチャネル型MOSトラン
ジスタN2と、第3のNチャネル型MOSトランジスタ
N3と、インバータINV01,INV02とから構成
されている。
ップFF01と、排他論理和ゲートXOR1と、第1の
Pチャネル型MOSトランジスタP1と、第2のPチャ
ネル型MOSトランジスタP2と、第3のPチャネル型
MOSトランジスタP3と、第1のNチャネル型MOS
トランジスタN1と、第2のNチャネル型MOSトラン
ジスタN2と、第3のNチャネル型MOSトランジスタ
N3と、インバータINV01,INV02とから構成
されている。
【0113】フリップフロップFF01は、データ入力
がデータ入力端子DATAに接続され、データ出力がデ
ータ出力端子Qに接続され、クロック端子が節点Cに接
続され、逆相クロック端子が節点CBに接続されてい
る。
がデータ入力端子DATAに接続され、データ出力がデ
ータ出力端子Qに接続され、クロック端子が節点Cに接
続され、逆相クロック端子が節点CBに接続されてい
る。
【0114】排他論理和ゲートXOR1は、一方の入力
がデータ入力端子DATAに接続され、他方の入力がデ
ータ出力端子Qに接続され、出力が節点X1に接続され
ている。
がデータ入力端子DATAに接続され、他方の入力がデ
ータ出力端子Qに接続され、出力が節点X1に接続され
ている。
【0115】Pチャネル型MOSトランジスタP1は、
ソースが高位側電源端子VDDに接続され、ドレインが
節点X2Bに接続され、ゲートが節点X1に接続されて
いる。
ソースが高位側電源端子VDDに接続され、ドレインが
節点X2Bに接続され、ゲートが節点X1に接続されて
いる。
【0116】Nチャネル型MOSトランジスタN2は、
ソースが節点04に接続され、ドレインが節点X2Bに
接続され、ゲ−トがクロック端子CLKに接続されてい
る。
ソースが節点04に接続され、ドレインが節点X2Bに
接続され、ゲ−トがクロック端子CLKに接続されてい
る。
【0117】Nチャネル型MOSトランジスタN1は、
ソースが低位側電源端子GNDに接続され、ドレインが
節点04に接続され、ゲ−トが節点X1に接続されてい
る。
ソースが低位側電源端子GNDに接続され、ドレインが
節点04に接続され、ゲ−トが節点X1に接続されてい
る。
【0118】Pチャネル型MOSトランジスタP3は、
ソースが高位側電源端子VDDに接続され、ドレインが
節点05に接続され、ゲートがクロック端子CLKに接
続されている。
ソースが高位側電源端子VDDに接続され、ドレインが
節点05に接続され、ゲートがクロック端子CLKに接
続されている。
【0119】Pチャネル型MOSトランジスタP2は、
ソースが節点05に接続され、ドレインが節点C0に接
続され、ゲートが節点X2Bに接続されている。
ソースが節点05に接続され、ドレインが節点C0に接
続され、ゲートが節点X2Bに接続されている。
【0120】Nチャネル型MOSトランジスタN3は、
ソースが低位側電源端子GNDに接続され、ドレインが
節点C0に接続され、ゲートがクロック端子CLKに接
続されている。
ソースが低位側電源端子GNDに接続され、ドレインが
節点C0に接続され、ゲートがクロック端子CLKに接
続されている。
【0121】インバータINV01は、入力に節点C0
が接続され、出力が節点CBに接続されている。
が接続され、出力が節点CBに接続されている。
【0122】インバータINV02は、入力に節点CB
が接続され、出力が節点Cに接続されている。
が接続され、出力が節点Cに接続されている。
【0123】以下に、上記のように構成されたフリップ
フロップ回路の動作について説明する。
フロップ回路の動作について説明する。
【0124】図6は、図5に示したフリップフロップ回
路の動作を説明するためのタイミングチャートである。
路の動作を説明するためのタイミングチャートである。
【0125】図5に示した回路において、入力データと
出力データとが同じ場合、排他論理和ゲートXOR1か
らLレベルが節点X1に出力され、それにより、Pチャ
ネル型MOSトランジスタP1は外部クロックの状態に
依存せずにオン状態となる。
出力データとが同じ場合、排他論理和ゲートXOR1か
らLレベルが節点X1に出力され、それにより、Pチャ
ネル型MOSトランジスタP1は外部クロックの状態に
依存せずにオン状態となる。
【0126】Pチャネル型MOSトランジスタP1がオ
ン状態であると、節点X2BはHレベルとなり、それに
より、Pチャネル型MOSトランジスタP2が常にオフ
状態となる。
ン状態であると、節点X2BはHレベルとなり、それに
より、Pチャネル型MOSトランジスタP2が常にオフ
状態となる。
【0127】また、Nチャネル型MOSトランジスタN
3は、外部クロックがHレベルの場合にオン状態とな
り、それにより、節点C0がLレベルに放電され、外部
クロックがLレベルの場合において節点C0がLレベル
を保持するダイナミック状態となる。そのため、節点C
0は常にLレベルとなり、フリップフロップFF01の
内部クロックとなる節点Cの電位はLレベルのままで、
インバータINV01,INV02において余分な電力
が消費されることはなくなる。
3は、外部クロックがHレベルの場合にオン状態とな
り、それにより、節点C0がLレベルに放電され、外部
クロックがLレベルの場合において節点C0がLレベル
を保持するダイナミック状態となる。そのため、節点C
0は常にLレベルとなり、フリップフロップFF01の
内部クロックとなる節点Cの電位はLレベルのままで、
インバータINV01,INV02において余分な電力
が消費されることはなくなる。
【0128】入力データと出力データとが異なった状態
になると、排他論理和ゲートXOR1からHレベルが節
点X1に出力され、それにより、Nチャネル型MOSト
ランジスタN1がオン状態となり、節点04はLレベル
に放電される。なお、この状態は、外部クロックがHレ
ベルに変化し、それにより、Nチャネル型MOSトラン
ジスタN2がオン状態になれなければ節点X2Bには伝
わらない。
になると、排他論理和ゲートXOR1からHレベルが節
点X1に出力され、それにより、Nチャネル型MOSト
ランジスタN1がオン状態となり、節点04はLレベル
に放電される。なお、この状態は、外部クロックがHレ
ベルに変化し、それにより、Nチャネル型MOSトラン
ジスタN2がオン状態になれなければ節点X2Bには伝
わらない。
【0129】外部クロックがHレベルに変化してNチャ
ネル型MOSトランジスタN2がオン状態になり、節点
X2BがLレベルになると、Pチャネル型MOSトラン
ジスタP2がオン状態となる。
ネル型MOSトランジスタN2がオン状態になり、節点
X2BがLレベルになると、Pチャネル型MOSトラン
ジスタP2がオン状態となる。
【0130】外部クロックがLレベルに変化すると、N
チャネル型MOSトランジスタN2がオフ状態となり、
節点X2BはLレベルを保持するダイナミック節点とな
り、Pチャネル型MOSトランジスタP2,P3がオン
状態となるので、節点C0はHレベルに充電される。節
点C0がHレベルになると、節点CがHレベルに変化
し、フリップフロップFF01における新たなデータの
取り込み及び出力が行われる。
チャネル型MOSトランジスタN2がオフ状態となり、
節点X2BはLレベルを保持するダイナミック節点とな
り、Pチャネル型MOSトランジスタP2,P3がオン
状態となるので、節点C0はHレベルに充電される。節
点C0がHレベルになると、節点CがHレベルに変化
し、フリップフロップFF01における新たなデータの
取り込み及び出力が行われる。
【0131】外部クロックがLレベルの場合に、データ
入力とデータ出力とが同じに変化すると、節点X1がL
レベルになり、それにより、Pチャネル型MOSトラン
ジスタP1がオン状態となり、節点X2BがHレベルと
なる。
入力とデータ出力とが同じに変化すると、節点X1がL
レベルになり、それにより、Pチャネル型MOSトラン
ジスタP1がオン状態となり、節点X2BがHレベルと
なる。
【0132】節点X2BがHレベルになると、Pチャネ
ル型MOSトランジスタP2がオフ状態となり、節点C
0はHレベルを保持するダイナミック状態のままで、内
部クロック信号に影響は与えない。
ル型MOSトランジスタP2がオフ状態となり、節点C
0はHレベルを保持するダイナミック状態のままで、内
部クロック信号に影響は与えない。
【0133】本形態は上述したように、第1及び2の実
施の形態と動作が異なるが、同様の効果を奏する。
施の形態と動作が異なるが、同様の効果を奏する。
【0134】(第4の実施の形態)図7は、図1に示し
たフリップフロップ回路の第4の実施の形態を示す図で
ある。
たフリップフロップ回路の第4の実施の形態を示す図で
ある。
【0135】本形態は図7に示すように、図5に示した
回路にインバータINV03,INV04,INV05
が追加されて構成されている。
回路にインバータINV03,INV04,INV05
が追加されて構成されている。
【0136】インバータINV03は、入力が節点X2
Bに接続され、出力が節点03に接続されている。
Bに接続され、出力が節点03に接続されている。
【0137】インバータINV04は、入力が節点03
に接続され、出力が節点X2Bに接続されている。
に接続され、出力が節点X2Bに接続されている。
【0138】インバータINV05は、入力が節点CB
に接続され、出力が節点C0に接続されている。
に接続され、出力が節点C0に接続されている。
【0139】図7に示した回路の動作及び効果は、図5
に示した回路と基本的に同じであるが、図5に示した回
路においてダイナミック節点となる場合があった節点X
2B,C0をスタティック保持することができ、外部ク
ロックの停止も可能となる。
に示した回路と基本的に同じであるが、図5に示した回
路においてダイナミック節点となる場合があった節点X
2B,C0をスタティック保持することができ、外部ク
ロックの停止も可能となる。
【0140】
【発明の効果】本発明は、以上説明したように構成され
ているため、単体あるいは少数のフリップフロップが利
用される場合でも低消費電力での動作が可能であるとと
もに、立ち上がり及び立ち下がりの両端を利用したアプ
リケーションでの利用も可能であり、また、内部クロッ
クを外部クロックの立ち上がり端で発生する場合はクロ
ック信号がHレベルの期間に入力データが変化する場合
の、また、外部クロックの立ち下がり端で内部クロック
を発生する場合はクロック信号がLレベルの期間に入力
データが変化する場合の誤った内部クロックの発生を防
ぐことができる。
ているため、単体あるいは少数のフリップフロップが利
用される場合でも低消費電力での動作が可能であるとと
もに、立ち上がり及び立ち下がりの両端を利用したアプ
リケーションでの利用も可能であり、また、内部クロッ
クを外部クロックの立ち上がり端で発生する場合はクロ
ック信号がHレベルの期間に入力データが変化する場合
の、また、外部クロックの立ち下がり端で内部クロック
を発生する場合はクロック信号がLレベルの期間に入力
データが変化する場合の誤った内部クロックの発生を防
ぐことができる。
【図1】本発明のフリップフロップ回路の実施の一形態
を示す図である。
を示す図である。
【図2】図1に示したフリップフロップ回路の第1の実
施の形態を示す図である。
施の形態を示す図である。
【図3】図2に示したフリップフロップ回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図4】図1に示したフリップフロップ回路の第2の実
施の形態を示す図である。
施の形態を示す図である。
【図5】図1に示したフリップフロップ回路の第3の実
施の形態を示す図である。
施の形態を示す図である。
【図6】図5に示したフリップフロップ回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図7】図1に示したフリップフロップ回路の第4の実
施の形態を示す図である。
施の形態を示す図である。
【図8】従来のフリップフロップの一例を示す図であ
る。
る。
【図9】従来のフリップフロップの動作を説明するため
の回路図である。
の回路図である。
【図10】図9に示した回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図11】図9に示した回路の問題点を解決するフリッ
プフロップ回路の一例を示す図である。
プフロップ回路の一例を示す図である。
【図12】図11に示した回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
10 データ不一致検出部 20 内部クロック発生部 30 フリップフロップ部 CLK クロック入力端子 DATA データ入力端子 FF01 フリップフロップ GND 低位側電源端子 INV01〜INV05 インバータ N1〜N3 Nチャネル型MOSトランジスタ P1〜P3 Pチャネル型MOSトランジスタ Q データ出力端子 VDD 高位側電源端子 XNOR1 排他否定論理和ゲート XOR1 排他倫理和ゲート 01〜05,X1,X1B,X2,X2B,C,CB,
C0,C0B 節点
C0,C0B 節点
Claims (4)
- 【請求項1】 フリップフロップ部と、該フリップフリ
ップ部に入力される入力データと該フリップフロップ部
から出力される出力データとを比較し、両者の不一致を
検出するデータ不一致検出手段と、該データ不一致検出
手段にて前記入力データと前記出力データとの不一致が
検出された場合、外部から入力される外部クロック信号
の立ち上がり端にて該外部クロック信号と等しいHレベ
ル期間を具備する内部クロックを発生させる内部クロッ
ク発生手段とを有し、該内部クロック発生手段にて発生
した内部クロックがクロック信号として前記フリップフ
ロップ部に入力されるフリップフロップ回路において、前記データ不一致検出手段は、排他否定論理和ゲートか
らなり、 前記内部クロック発生手段は、 ゲートが前記排他否定論理和ゲートの出力端子に接続さ
れ、ソースが高位側電源端子に接続された第1のPチャ
ネル型MOSトランジスタと、 ソースが前記第1のPチャネル型MOSトランジスタの
ドレインに接続され、ゲートに前記外部クロック信号が
入力される第2のPチャネル型MOSトランジスタと、 ゲートが前記排他否定論理和ゲートの出力端子に接続さ
れ、ソースが低位側電源端子に接続され、ドレインが前
記第2のPチャネル型MOSトランジスタのドレインに
接続された第1のNチャネル型MOSトランジスタと、 ソースが前記高位側電源端子に接続され、ゲートに前記
外部クロック信号が入力される第3のPチャネル型MO
Sトランジスタと、 ゲートが前記第2のPチャネル型MOSトランジスタの
ドレインに接続され、ドレインが前記第3のPチャネル
型MOSトランジスタのドレインに接続された第2のN
チャネル型MOSトランジスタと、 ソースが前記低位側電源端子に接続され、ドレインが前
記第2のNチャネル型MOSトランジスタのソースに接
続され、ゲートに前記外部クロック信号が入力される第
3のNチャネル型MOSトランジスタとを有し、 前記第2のNチャネル型MOSトランジスタのドレイン
における出力を前記内部クロックとして出力する ことを
特徴とするフリップフロップ回路。 - 【請求項2】 請求項1に記載のフリップフロップ回路
において、 前記内部クロック発生手段は、前記第2のPチャネル型
MOSトランジスタのドレインに、第1のインバータの
入力端子と、入力端子が前記第1のインバータの出力端
子に接続された第2のインバータの出力端子とが接続さ
れていることを特徴とするフリップフロップ回路。 - 【請求項3】 フリップフロップ部と、該フリップフリ
ップ部に入力される入力データと該フリップフロップ部
から出力される出力データとを比較し、両者の不一致を
検出するデータ不一致検出手段と、該データ不一致検出
手段にて前記入力データと前記出力データとの不一致が
検出された場合、外部から入力される外部クロック信号
の立ち下がり端にて該外部クロック信号と等しいHレベ
ル期間を具備する内部クロックを発生させる内部クロッ
ク発生手段とを有し、該内部クロック発生手段にて発生
した内部クロックがクロック信号として前記フリップフ
ロップ部に入力されるフリップフロップ回路において、前記データ不一致検出手段は、排他論理和ゲートからな
り、 前記内部クロック発生手段は、 ゲートが前記排他論理和ゲートの出力端子に接続され、
ソースが高位側電源端子に接続された第1のPチャネル
型MOSトランジスタと、 ゲートが前記排他論理和ゲートの出力端子に接続され、
ソースが低位側電源端子に接続された第1のNチャネル
型MOSトランジスタと、 ドレインが前記第1のPチャネル型MOSトランジスタ
のドレインに接続され、ソースが前記第1のNチャネル
型MOSトランジスタのドレインに接続され、ゲートに
前記外部クロック信号が入力される第2のNチャネル型
MOSトランジスタと、 ソースが前記低位側電源端子に接続され、ゲートに前記
外部クロック信号が入力される第3のNチャネル型MO
Sトランジスタと、 ゲートが前記第1のPチャネル型MOSトランジスタの
ドレインに接続され、ドレインが前記第3のNチャネル
型MOSトランジスタのドレインに接続された第2のP
チャネル型MOSトランジスタと、 ソースが前記高位側電源端子に接続され、ドレインが前
記第2のPチャネル型 MOSトランジスタのドレインに
接続され、ゲートに前記外部クロック信号が入力される
第3のPチャネル型MOSトランジスタとを有し、 前記第2のPチャネル型MOSトランジスタのドレイン
における出力を前記内部クロックとして出力する ことを
特徴とするフリップフロップ回路。 - 【請求項4】 請求項3に記載のフリップフロップ回路
において、 前記内部クロック発生手段は、前記第1のPチャネル型
MOSトランジスタのドレインに、第1のインバータの
入力端子と、入力端子が前記第1のインバータの出力端
子に接続された第2のインバータの出力端子とが接続さ
れていることを特徴とするフリップフロップ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14149198A JP3339562B2 (ja) | 1998-05-22 | 1998-05-22 | フリップフロップ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14149198A JP3339562B2 (ja) | 1998-05-22 | 1998-05-22 | フリップフロップ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11340795A JPH11340795A (ja) | 1999-12-10 |
JP3339562B2 true JP3339562B2 (ja) | 2002-10-28 |
Family
ID=15293165
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14149198A Expired - Fee Related JP3339562B2 (ja) | 1998-05-22 | 1998-05-22 | フリップフロップ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3339562B2 (ja) |
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KR100532477B1 (ko) * | 2003-10-24 | 2005-12-01 | 삼성전자주식회사 | 입력 신호의 트랜지션 구간에서 안정적으로 동작하는 패스게이트 회로와 이를 구비하는 셀프 리프레쉬 회로 및 패스게이트 회로의 제어방법 |
JP4702878B2 (ja) * | 2005-02-18 | 2011-06-15 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP4820586B2 (ja) | 2005-06-29 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JPWO2009069597A1 (ja) * | 2007-11-27 | 2011-04-14 | 日本電気株式会社 | 同期化装置および同期化方法 |
JP5241218B2 (ja) * | 2007-12-12 | 2013-07-17 | 三菱電機株式会社 | 半導体集積回路設計支援システム並びに半導体集積回路設計支援プログラム |
JP5117957B2 (ja) * | 2008-08-11 | 2013-01-16 | ラピスセミコンダクタ株式会社 | フリップフロップ回路 |
EP2515437A4 (en) * | 2009-12-18 | 2014-02-26 | Fujitsu Ltd | LOCKING CIRCUIT AND CLOCK SIGNAL CONTROL CIRCUIT |
JP2014158176A (ja) * | 2013-02-15 | 2014-08-28 | Renesas Electronics Corp | 半導体装置 |
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Family Cites Families (1)
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---|---|---|---|---|
JPH10290142A (ja) * | 1997-04-14 | 1998-10-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路のフリップフロップ回路とそのクロック制御回路 |
-
1998
- 1998-05-22 JP JP14149198A patent/JP3339562B2/ja not_active Expired - Fee Related
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JPH11340795A (ja) | 1999-12-10 |
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LAPS | Cancellation because of no payment of annual fees |