JP3339562B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、フリップフロップ
回路に関し、特に、クロック停止機能付きフリップフロ
ップ回路に関する。
回路に関し、特に、クロック停止機能付きフリップフロ
ップ回路に関する。
【０００２】
【従来の技術】フリップフロップは、ＬＳＩ等の回路構
成で最も使用頻度の高い回路のひとつであり、クロック
信号に同期してデータ信号の取り込み、保持する機能を
有するものである。
成で最も使用頻度の高い回路のひとつであり、クロック
信号に同期してデータ信号の取り込み、保持する機能を
有するものである。
【０００３】図８は、従来のフリップフロップの一例を
示す図である。
示す図である。
【０００４】本従来例は図８に示すように、４つのトラ
ンスファゲートＴＧ１Ｍ，ＴＧ２Ｍ，ＴＧ１Ｓ，ＴＧ２
Ｓと、４つのインバータＩＮＶ１Ｍ，ＩＮＶ２Ｍ，ＩＮ
Ｖ１Ｓ，ＩＮＶ２Ｓとから構成されている。
ンスファゲートＴＧ１Ｍ，ＴＧ２Ｍ，ＴＧ１Ｓ，ＴＧ２
Ｓと、４つのインバータＩＮＶ１Ｍ，ＩＮＶ２Ｍ，ＩＮ
Ｖ１Ｓ，ＩＮＶ２Ｓとから構成されている。
【０００５】トランスファゲートＴＧ１Ｍは、入力がデ
ータ入力端子Ｄに接続され、出力が節点０１Ｍに接続さ
れ、制御端子がクロック端子Ｃ１に接続され、逆相制御
端子が逆相クロック端子ＣＢ１に接続されている。
ータ入力端子Ｄに接続され、出力が節点０１Ｍに接続さ
れ、制御端子がクロック端子Ｃ１に接続され、逆相制御
端子が逆相クロック端子ＣＢ１に接続されている。
【０００６】また、インバータＩＮＶ１Ｍは、入力が節
点０１Ｍに接続され、出力が節点０２Ｍに接続されてい
る。
点０１Ｍに接続され、出力が節点０２Ｍに接続されてい
る。
【０００７】また、インバータＩＮＶ２Ｍは、入力が節
点０２Ｍに接続され、出力が節点０３Ｍに接続されてい
る。
点０２Ｍに接続され、出力が節点０３Ｍに接続されてい
る。
【０００８】また、トランスファゲートＴＧ２Ｍは、入
力が節点０３Ｍに接続され、出力が節点０１Ｍに接続さ
れ、制御端子が逆相クロック端子ＣＢ１に接続され、逆
相制御端子がクロック端子Ｃ１に接続されている。
力が節点０３Ｍに接続され、出力が節点０１Ｍに接続さ
れ、制御端子が逆相クロック端子ＣＢ１に接続され、逆
相制御端子がクロック端子Ｃ１に接続されている。
【０００９】また、トランスファゲートＴＧ１Ｓは、入
力が節点０２Ｍに接続され、出力が節点０１Ｓに接続さ
れ、制御端子が逆相クロック端子ＣＢ１に接続され、逆
相制御端子がクロック端子Ｃ１に接続されている。
力が節点０２Ｍに接続され、出力が節点０１Ｓに接続さ
れ、制御端子が逆相クロック端子ＣＢ１に接続され、逆
相制御端子がクロック端子Ｃ１に接続されている。
【００１０】また、インバータＩＮＶ１Ｓは、入力が節
点０１Ｓに接続され、出力がデータ出力端子Ｑに接続さ
れている。
点０１Ｓに接続され、出力がデータ出力端子Ｑに接続さ
れている。
【００１１】また、インバータＩＮＶ２Ｓは、入力がデ
ータ出力端子Ｑに接続され、出力が節点０３Ｓに接続さ
れている。
ータ出力端子Ｑに接続され、出力が節点０３Ｓに接続さ
れている。
【００１２】また、トランスファゲートＴＧ２Ｓは、入
力が節点０３Ｓに接続され、出力が節点０１Ｓに接続さ
れ、制御端子がクロック端子Ｃ１に接続され、逆相制御
端子が逆相クロック端子ＣＢ１に接続されている。
力が節点０３Ｓに接続され、出力が節点０１Ｓに接続さ
れ、制御端子がクロック端子Ｃ１に接続され、逆相制御
端子が逆相クロック端子ＣＢ１に接続されている。
【００１３】以下に、上記のように構成されたフリップ
フロップの動作について説明する。なお、逆相クロック
端子ＣＢ１には常にクロック端子Ｃ１と逆位相の信号が
入力されるので、クロック端子Ｃ１に加えられる信号に
ついてのみ説明する。
フロップの動作について説明する。なお、逆相クロック
端子ＣＢ１には常にクロック端子Ｃ１と逆位相の信号が
入力されるので、クロック端子Ｃ１に加えられる信号に
ついてのみ説明する。
【００１４】クロック端子Ｃ１に入力されるクロック信
号がＬレベルの場合、トランスファゲートＴＧ１Ｍが開
き、トランスファゲートＴＧ２Ｍが閉じ、それにより、
データ入力端子Ｄに入力された値がトランスファゲート
ＴＧ１Ｍを介してマスタラッチＭＬに取り込まれる。
号がＬレベルの場合、トランスファゲートＴＧ１Ｍが開
き、トランスファゲートＴＧ２Ｍが閉じ、それにより、
データ入力端子Ｄに入力された値がトランスファゲート
ＴＧ１Ｍを介してマスタラッチＭＬに取り込まれる。
【００１５】同時に、トランスファゲートＴＧ２Ｓが開
き、トランスファゲートＴＧ１Ｓが閉じるため、データ
入力端子Ｄに入力された値はスレーブラッチＳＬには伝
搬されない。そのため、データ出力端子Ｑにおいては、
その時にデータ入力端子Ｄに入力される信号とは無関係
に、その前にクロック端子Ｃに入力されるクロック信号
がＬレベルであった時にデータ入力端子Ｄに入力されて
いた値が出力され、インバータＩＮＶ１Ｓ，ＩＮＶ２Ｓ
により構成されるループにより保持される。
き、トランスファゲートＴＧ１Ｓが閉じるため、データ
入力端子Ｄに入力された値はスレーブラッチＳＬには伝
搬されない。そのため、データ出力端子Ｑにおいては、
その時にデータ入力端子Ｄに入力される信号とは無関係
に、その前にクロック端子Ｃに入力されるクロック信号
がＬレベルであった時にデータ入力端子Ｄに入力されて
いた値が出力され、インバータＩＮＶ１Ｓ，ＩＮＶ２Ｓ
により構成されるループにより保持される。
【００１６】クロック端子Ｃ１に入力されるクロック信
号がＬレベルからＨレベルに変化すると、トランスファ
ゲートＴＧ１Ｍが閉じ、トランスファゲートＴＧ２Ｍが
開き、それにより、マスタラッチＭＬが保持状態とな
り、クロック端子Ｃ１に入力されるクロック信号がＬレ
ベルの時にデータ入力端子Ｄに入力された信号がインバ
ータＩＮＶ１Ｍ，ＩＮＶ２Ｍのループにより保持され
る。
号がＬレベルからＨレベルに変化すると、トランスファ
ゲートＴＧ１Ｍが閉じ、トランスファゲートＴＧ２Ｍが
開き、それにより、マスタラッチＭＬが保持状態とな
り、クロック端子Ｃ１に入力されるクロック信号がＬレ
ベルの時にデータ入力端子Ｄに入力された信号がインバ
ータＩＮＶ１Ｍ，ＩＮＶ２Ｍのループにより保持され
る。
【００１７】一方、スレーブラッチＳＬにおいては、ト
ランスファげートＴＧ１Ｓが開き、トランスファゲート
ＴＧ２Ｓが閉じるため、節点０２Ｍの値が節点０１Ｓに
書き込まれ、データ出力端子Ｑには、その時にデータ入
力端子Ｄに入力される信号とは無関係に、クロック端子
Ｃ１に入力されるクロック信号がＬレベルの時にデータ
入力端子Ｄに入力されていた値が出力される。
ランスファげートＴＧ１Ｓが開き、トランスファゲート
ＴＧ２Ｓが閉じるため、節点０２Ｍの値が節点０１Ｓに
書き込まれ、データ出力端子Ｑには、その時にデータ入
力端子Ｄに入力される信号とは無関係に、クロック端子
Ｃ１に入力されるクロック信号がＬレベルの時にデータ
入力端子Ｄに入力されていた値が出力される。
【００１８】上述したようなフリップフロップにおいて
は、入力データと出力データとが同一の場合、データの
取り込みを行う必要なない。そのような場合、クロック
信号の供給を止めることにより、クロック信号駆動ゲー
トで消費される電力を削減することができる。この考え
に基づいたフリップフリップが、特開平１−２８６６０
９号公報、特開平４−２９８１１５号公報、特開平５−
２０６７９１号公報及び特開平９−１９１２３７号公報
に開示されている。
は、入力データと出力データとが同一の場合、データの
取り込みを行う必要なない。そのような場合、クロック
信号の供給を止めることにより、クロック信号駆動ゲー
トで消費される電力を削減することができる。この考え
に基づいたフリップフリップが、特開平１−２８６６０
９号公報、特開平４−２９８１１５号公報、特開平５−
２０６７９１号公報及び特開平９−１９１２３７号公報
に開示されている。
【００１９】以下に、上述した公報に開示されたフリッ
プフロップの基本的な動作を図９を参照して説明する。
プフロップの基本的な動作を図９を参照して説明する。
【００２０】図９は、従来のフリップフロップの動作を
説明するための回路図である。
説明するための回路図である。
【００２１】本従来例は図９に示すように、図８に示し
たフリップフロップＦＦ０１と、排他論理和ゲートＸＯ
Ｒ１と、否定積ゲートＮＡＮＤ１と、インバータＩＮＶ
２０とから構成されている。
たフリップフロップＦＦ０１と、排他論理和ゲートＸＯ
Ｒ１と、否定積ゲートＮＡＮＤ１と、インバータＩＮＶ
２０とから構成されている。
【００２２】フリップフロップＦＦ０１は、データ入力
がデータ入力端子ＤＡＴＡに接続され、データ出力がデ
ータ出力端子Ｑに接続され、クロック端子が節点Ｃに接
続され、逆相クロック端子が節点ＣＢに接続されてい
る。
がデータ入力端子ＤＡＴＡに接続され、データ出力がデ
ータ出力端子Ｑに接続され、クロック端子が節点Ｃに接
続され、逆相クロック端子が節点ＣＢに接続されてい
る。
【００２３】排他論理和ゲートＸＯＲ１は、一方の入力
がデータ出力端子Ｑに接続され、他方の入力がデータ入
力端子ＤＡＴＡに接続されている。
がデータ出力端子Ｑに接続され、他方の入力がデータ入
力端子ＤＡＴＡに接続されている。
【００２４】否定積ゲートＮＡＮＤ１は、一方の入力が
節点Ｘ１に接続され、他方の入力がクロック入力端子Ｃ
ＬＫに接続されている。
節点Ｘ１に接続され、他方の入力がクロック入力端子Ｃ
ＬＫに接続されている。
【００２５】インバータＩＮＶ２０は、入力が節点ＣＢ
に接続され、出力が節点Ｃに接続されている。
に接続され、出力が節点Ｃに接続されている。
【００２６】以下に、上記のように構成された回路の動
作について説明する。
作について説明する。
【００２７】図１０は、図９に示した回路の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【００２８】図１０に示すように、否定積ゲートＮＡＮ
Ｄ１は、節点Ｘ１がＨレベルの場合のみ、即ち、入力デ
ータと出力データが異なる値を持つ場合のみ、外部クロ
ックの否定値を節点ＣＢに出力する。しかし、図９に示
した回路においては、クロック入力端子ＣＬＫに入力さ
れる外部クロックがＨレベルのときに入力データと出力
データとが異なる値に変化した場合、誤った内部クロッ
クを発生してしまうという問題点がある。
Ｄ１は、節点Ｘ１がＨレベルの場合のみ、即ち、入力デ
ータと出力データが異なる値を持つ場合のみ、外部クロ
ックの否定値を節点ＣＢに出力する。しかし、図９に示
した回路においては、クロック入力端子ＣＬＫに入力さ
れる外部クロックがＨレベルのときに入力データと出力
データとが異なる値に変化した場合、誤った内部クロッ
クを発生してしまうという問題点がある。
【００２９】図１１は、図９に示した回路の問題点を解
決するフリップフロップ回路の一例を示す図であり、１
９９７年のシンポジウム・オン・ブイエルエスアイ・サ
ーキッツで発表されたものと同じ動作をする回路であ
る。
決するフリップフロップ回路の一例を示す図であり、１
９９７年のシンポジウム・オン・ブイエルエスアイ・サ
ーキッツで発表されたものと同じ動作をする回路であ
る。
【００３０】本従来例は図１１に示すように、フリップ
フロップ部ＦＦ０２と、サブナノパルス発生部ＳＮＰＧ
と、内部クロック発生部ＩＣＧとから構成されている。
フロップ部ＦＦ０２と、サブナノパルス発生部ＳＮＰＧ
と、内部クロック発生部ＩＣＧとから構成されている。
【００３１】フリップフロップ部ＦＦ０２においては、
トランスファゲートＴＧ１Ｍは、入力がデータ入力端子
ＤＡＴＡに接続され、出力が節点０１Ｍに接続され、ク
ロック端子が節点Ｃに接続され、逆相クロック端子が節
点ＣＢに接続されている。
トランスファゲートＴＧ１Ｍは、入力がデータ入力端子
ＤＡＴＡに接続され、出力が節点０１Ｍに接続され、ク
ロック端子が節点Ｃに接続され、逆相クロック端子が節
点ＣＢに接続されている。
【００３２】インバータＩＮＶ１Ｍは、入力が節点０１
Ｍに接続され、出力が節点０２Ｍに接続されている。
Ｍに接続され、出力が節点０２Ｍに接続されている。
【００３３】トランスファゲートＴＧ１Ｓは、入力端子
が節点０２Ｍに接続され、出力が節点０１Ｓに接続さ
れ、クロック端子が節点ＣＢに接続され、逆相クロック
端子が節点Ｃに接続されている。
が節点０２Ｍに接続され、出力が節点０１Ｓに接続さ
れ、クロック端子が節点ＣＢに接続され、逆相クロック
端子が節点Ｃに接続されている。
【００３４】インバータＩＮＶ１Ｓは、入力端子が節点
０１Ｓに接続され、出力端子がデータ出力端子Ｑに接続
されている。
０１Ｓに接続され、出力端子がデータ出力端子Ｑに接続
されている。
【００３５】インバータＩＮＶ２Ｓは、入力端子がデー
タ出力端子Ｑに接続され、出力端子が節点０３Ｓに接続
されている。
タ出力端子Ｑに接続され、出力端子が節点０３Ｓに接続
されている。
【００３６】トランスファゲートＴＧ２Ｓは、入力端子
に節点０３Ｓが接続され、出力端子に節点０１Ｓが接続
され、クロック端子に節点Ｃが接続され、逆相クロック
端子に節点ＣＢが接続されている。
に節点０３Ｓが接続され、出力端子に節点０１Ｓが接続
され、クロック端子に節点Ｃが接続され、逆相クロック
端子に節点ＣＢが接続されている。
【００３７】サブナノパルス発生部ＳＮＰＧにおいて
は、否定論理積ゲートＮＡＮＤ２は、一方の入力がクロ
ック入力端子ＣＬＫに接続され、他方の入力が節点ＣＫ
Ｉ０に接続され、出力が節点ＣＫＩ１に接続されてい
る。
は、否定論理積ゲートＮＡＮＤ２は、一方の入力がクロ
ック入力端子ＣＬＫに接続され、他方の入力が節点ＣＫ
Ｉ０に接続され、出力が節点ＣＫＩ１に接続されてい
る。
【００３８】インバータＩＮＶ２１は、入力が節点ＣＫ
Ｉ１に接続され、出力が節点ＣＫＩ２に接続されてい
る。
Ｉ１に接続され、出力が節点ＣＫＩ２に接続されてい
る。
【００３９】インバータＩＮＶ２２は、入力が節点ＣＫ
Ｉ２に接続され、出力が節点ＣＫＩ３に接続されてい
る。
Ｉ２に接続され、出力が節点ＣＫＩ３に接続されてい
る。
【００４０】インバータＩＮＶ２３は、入力が節点ＣＫ
Ｉ３に接続され、出力が節点ＣＫＩ４に接続されてい
る。
Ｉ３に接続され、出力が節点ＣＫＩ４に接続されてい
る。
【００４１】インバータＩＮＶ２４は、入力が節点ＣＫ
Ｉ４に接続され、出力が節点ＣＫＩ５に接続されてい
る。
Ｉ４に接続され、出力が節点ＣＫＩ５に接続されてい
る。
【００４２】インバータＩＮＶ２５は、入力が節点ＣＫ
Ｉ５に接続され、出力が節点ＣＫＩ６に接続されてい
る。
Ｉ５に接続され、出力が節点ＣＫＩ６に接続されてい
る。
【００４３】Ｐチャネル型ＭＯＳトランジスタＰ２３
は、ソースが高位側電源端子ＶＤＤに接続され、ドレイ
ンが節点ＣＫＩ０に接続され、ゲートがクロック入力端
子ＣＬＫに接続されている。
は、ソースが高位側電源端子ＶＤＤに接続され、ドレイ
ンが節点ＣＫＩ０に接続され、ゲートがクロック入力端
子ＣＬＫに接続されている。
【００４４】Ｎチャネル型ＭＯＳトランジスタＮ２３
は、ソースが低位側電源端子ＧＮＤに接続され、ドレイ
ンが節点ＣＫＩ０に接続され、ゲートが節点ＣＫＩ６に
接続されている。
は、ソースが低位側電源端子ＧＮＤに接続され、ドレイ
ンが節点ＣＫＩ０に接続され、ゲートが節点ＣＫＩ６に
接続されている。
【００４５】内部クロック発生部ＩＣＧにおいては、排
他論理和ゲートＸＯＲ１は、一方の入力がデータ入力端
子ＤＡＴＡに接続され、他方の入力がデータ出力端子Ｑ
に接続され、出力が節点Ｘ１に接続されている。
他論理和ゲートＸＯＲ１は、一方の入力がデータ入力端
子ＤＡＴＡに接続され、他方の入力がデータ出力端子Ｑ
に接続され、出力が節点Ｘ１に接続されている。
【００４６】インバータＩＮＶ２６は、入力が節点Ｘ１
に接続され、出力が節点Ｘ１Ｂに接続されている。
に接続され、出力が節点Ｘ１Ｂに接続されている。
【００４７】トランスファゲートＴＧ２１は、入力が節
点ＣＫＩ２に接続され、出力が節点Ｃ０に接続され、制
御端子が節点Ｘ１Ｂに接続され、逆相制御端子が節点Ｘ
１に接続されている。
点ＣＫＩ２に接続され、出力が節点Ｃ０に接続され、制
御端子が節点Ｘ１Ｂに接続され、逆相制御端子が節点Ｘ
１に接続されている。
【００４８】Ｎチャネル型ＭＯＳトランジスタＮ２４
は、ソースが低位側電源端子ＧＮＤに接続され、ドレイ
ンが節点Ｃ０に接続され、ゲートが節点Ｘ１Ｂに接続さ
れている。
は、ソースが低位側電源端子ＧＮＤに接続され、ドレイ
ンが節点Ｃ０に接続され、ゲートが節点Ｘ１Ｂに接続さ
れている。
【００４９】インバータＩＮＶ２７は、入力が節点Ｃ０
に接続され、出力が節点ＣＢに接続されている。
に接続され、出力が節点ＣＢに接続されている。
【００５０】インバータＩＮＶ２８は、入力が節点ＣＢ
に接続され、出力が節点Ｃに接続されている。
に接続され、出力が節点Ｃに接続されている。
【００５１】以下に、上記のように構成された回路の動
作について説明する。
作について説明する。
【００５２】図１２は、図１１に示した回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【００５３】クロック入力端子ＣＬＫに入力されるクロ
ック信号がＬレベルの場合、Ｐチャネル型ＭＯＳトラン
ジスタＰ２３がオン状態となり、それにより、節点ＣＫ
Ｉ０はＨレベルに充電され、否定論理積ゲートＮＡＮＤ
２から、外部クロックの否定値Ｈレベルが節点ＣＫＩ１
に出力される。
ック信号がＬレベルの場合、Ｐチャネル型ＭＯＳトラン
ジスタＰ２３がオン状態となり、それにより、節点ＣＫ
Ｉ０はＨレベルに充電され、否定論理積ゲートＮＡＮＤ
２から、外部クロックの否定値Ｈレベルが節点ＣＫＩ１
に出力される。
【００５４】クロック入力端子ＣＬＫに入力される外部
クロックがＨレベルに変化しても、節点ＣＫＩ６がＬレ
ベルのときは節点ＣＫＩ０はＨレベルを保持するダイナ
ミック節点となり、外部クロックの否定値のＬレベルが
節点ＣＫＩ１に出力される。
クロックがＨレベルに変化しても、節点ＣＫＩ６がＬレ
ベルのときは節点ＣＫＩ０はＨレベルを保持するダイナ
ミック節点となり、外部クロックの否定値のＬレベルが
節点ＣＫＩ１に出力される。
【００５５】クロック信号がＬレベルからＨレベルへ変
化した場合、その変化は、ゲートＮＡＮＤ２、インバー
タＩＮＶ２１、インバータＩＮＶ２２、インバータＩＮ
Ｖ２３、インバータＩＮＶ２４及びインバータＩＮＶ２
５により伝達され、その遅延時間分だけ遅れて節点ＣＫ
Ｉ６に伝えられる。
化した場合、その変化は、ゲートＮＡＮＤ２、インバー
タＩＮＶ２１、インバータＩＮＶ２２、インバータＩＮ
Ｖ２３、インバータＩＮＶ２４及びインバータＩＮＶ２
５により伝達され、その遅延時間分だけ遅れて節点ＣＫ
Ｉ６に伝えられる。
【００５６】節点ＣＫＩ６がＨレベルになると、Ｎチャ
ネル型ＭＯＳトランジスタＮ２３がオン状態となり、そ
れにより、節点ＣＫＩ０がＬレベルとなり、否定論理積
ゲートＮＡＮＤ２からは、クロック入力端子ＣＬＫに入
力されるクロック信号とは関係なくＨレベルが節点ＣＫ
Ｉ１に出力される。
ネル型ＭＯＳトランジスタＮ２３がオン状態となり、そ
れにより、節点ＣＫＩ０がＬレベルとなり、否定論理積
ゲートＮＡＮＤ２からは、クロック入力端子ＣＬＫに入
力されるクロック信号とは関係なくＨレベルが節点ＣＫ
Ｉ１に出力される。
【００５７】即ち、上述したゲートの遅延時間分だけ、
節点ＣＫＩ１にはＬレベルの値が出力される。節点ＣＫ
Ｉ２においては、節点ＣＫＩ１の否定値が出力される
が、クロック入力端子ＣＬＫに入力される外部クロック
のＬレベルからＨレベルへの変化が節点ＣＫＩ０に伝わ
るまでの短い時間だけＨレベルであり、クロック信号と
同じ周期の信号が出力される。
節点ＣＫＩ１にはＬレベルの値が出力される。節点ＣＫ
Ｉ２においては、節点ＣＫＩ１の否定値が出力される
が、クロック入力端子ＣＬＫに入力される外部クロック
のＬレベルからＨレベルへの変化が節点ＣＫＩ０に伝わ
るまでの短い時間だけＨレベルであり、クロック信号と
同じ周期の信号が出力される。
【００５８】内部クロック発生部ＩＣＧにおいては、デ
ータ入力とデータ出力とが異なる場合、排他論理ゲート
ＸＯＲ１からＨレベルが節点Ｘ１に出力され、節点Ｘ１
ＢにはインバータＩＮＶ２６からＬレベルが出力され、
それにより、トランスファゲートＴＧ２１が開き、節点
Ｃ０には節点ＣＫＩ２の値が出力される。
ータ入力とデータ出力とが異なる場合、排他論理ゲート
ＸＯＲ１からＨレベルが節点Ｘ１に出力され、節点Ｘ１
ＢにはインバータＩＮＶ２６からＬレベルが出力され、
それにより、トランスファゲートＴＧ２１が開き、節点
Ｃ０には節点ＣＫＩ２の値が出力される。
【００５９】一方、データ入力とデータ出力とが同じ場
合、節点Ｘ１はＬレベルとなり、節点Ｘ１ＢはＨレベル
となり、それにより、トランスファゲートＴＧ２１が閉
じるとなるとともに、Ｎチャネル型ＭＯＳトランジスタ
Ｎ２４がオン状態となり、節点Ｃ０はＬレベルとなる。
合、節点Ｘ１はＬレベルとなり、節点Ｘ１ＢはＨレベル
となり、それにより、トランスファゲートＴＧ２１が閉
じるとなるとともに、Ｎチャネル型ＭＯＳトランジスタ
Ｎ２４がオン状態となり、節点Ｃ０はＬレベルとなる。
【００６０】内部クロック発生部ＩＣＧの動作は基本的
に図９に示した否定論理積ゲートＮＡＮＤ１と同じであ
るが、図９に示した回路における問題点をＨレベル期間
の短かいクロック信号（ＣＫＩ２の信号、以下、サブナ
ノパルスと称する）を使うことで回避している。
に図９に示した否定論理積ゲートＮＡＮＤ１と同じであ
るが、図９に示した回路における問題点をＨレベル期間
の短かいクロック信号（ＣＫＩ２の信号、以下、サブナ
ノパルスと称する）を使うことで回避している。
【００６１】また、内部クロックのＨレベル期間を短く
したことにより、フリップフロップＦＦ０２のマスタ部
はダイナミック方式を採用することで、帰還ループのイ
ンバータとトランスファゲートを減らし、電力の低減を
図っている。
したことにより、フリップフロップＦＦ０２のマスタ部
はダイナミック方式を採用することで、帰還ループのイ
ンバータとトランスファゲートを減らし、電力の低減を
図っている。
【００６２】
【発明が解決しようとする課題】しかしながら、図１１
に示したような回路においては、サブナノパルスを発生
するために、外部のクロック信号と同じ周波数で動作す
るゲート列（否定論理積ＮＡＮＤ２，インバータＩＮＶ
２１〜ＩＮＶ２５）が使用されており、この消費電力が
大きくなってしまうという問題点がある。
に示したような回路においては、サブナノパルスを発生
するために、外部のクロック信号と同じ周波数で動作す
るゲート列（否定論理積ＮＡＮＤ２，インバータＩＮＶ
２１〜ＩＮＶ２５）が使用されており、この消費電力が
大きくなってしまうという問題点がある。
【００６３】ここで、サブナノパルス発生部ＳＮＰＧ
は、複数のフリップフロップで共有可能で、発生したサ
ブナノパルスを使用して多数のフリップフロップを動作
させた場合、データ変化率が低ければ、図８に示したよ
うな通常のフリップフロップを使用するよりも低消費電
力で動作が可能である。しかし、フリップフロップの数
が少ない場合、あるいは単体使用の場合には、通常のフ
リップフロップを使用した場合よりも消費電力が大きく
なってしまうという問題点がある。
は、複数のフリップフロップで共有可能で、発生したサ
ブナノパルスを使用して多数のフリップフロップを動作
させた場合、データ変化率が低ければ、図８に示したよ
うな通常のフリップフロップを使用するよりも低消費電
力で動作が可能である。しかし、フリップフロップの数
が少ない場合、あるいは単体使用の場合には、通常のフ
リップフロップを使用した場合よりも消費電力が大きく
なってしまうという問題点がある。
【００６４】また、内部クロックを発生させるサブナノ
パルスは、クロックのＨレベル期間とＬレベル期間とが
大きく異なるため、クロックの立ち上がり端と立ち下が
り端の両方を利用するアプリケーションにおいて使用す
ることができないという問題点がある。
パルスは、クロックのＨレベル期間とＬレベル期間とが
大きく異なるため、クロックの立ち上がり端と立ち下が
り端の両方を利用するアプリケーションにおいて使用す
ることができないという問題点がある。
【００６５】さらに、サブナノパルスはＨレベル期間を
短くすることにより、誤った内部クロックの発生を回避
しようとしているが、Ｈレベル期間中に入力データが変
化して出力データと異なる値となった場合、誤ったクロ
ックを発生する虞れは依然として残っている。
短くすることにより、誤った内部クロックの発生を回避
しようとしているが、Ｈレベル期間中に入力データが変
化して出力データと異なる値となった場合、誤ったクロ
ックを発生する虞れは依然として残っている。
【００６６】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、単体あるい
は少数のフリップフロップが利用される場合でも低消費
電力での動作が可能であり、かつ、Ｈレベル期間とＬレ
ベル期間とが同じ長さの内部クロックを発生し、かつ、
クロック信号がＨレベルの期間に入力データが変化して
も誤った内部クロックを発生しないフリップフロップ回
路を提供することを目的とする。
する問題点に鑑みてなされたものであって、単体あるい
は少数のフリップフロップが利用される場合でも低消費
電力での動作が可能であり、かつ、Ｈレベル期間とＬレ
ベル期間とが同じ長さの内部クロックを発生し、かつ、
クロック信号がＨレベルの期間に入力データが変化して
も誤った内部クロックを発生しないフリップフロップ回
路を提供することを目的とする。
【００６７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、フリップフロップ部と、該フリップフリッ
プ部に入力される入力データと該フリップフロップ部か
ら出力される出力データとを比較し、両者の不一致を検
出するデータ不一致検出手段と、該データ不一致検出手
段にて前記入力データと前記出力データとの不一致が検
出された場合、外部から入力される外部クロック信号の
立ち上がり端にて該外部クロック信号と等しいＨレベル
期間を具備する内部クロックを発生させる内部クロック
発生手段とを有し、該内部クロック発生手段にて発生し
た内部クロックがクロック信号として前記フリップフロ
ップ部に入力されるフリップフロップ回路において、前
記データ不一致検出手段は、排他否定論理和ゲートから
なり、前記内部クロック発生手段は、ゲートが前記排他
否定論理和ゲートの出力端子に接続され、ソースが高位
側電源端子に接続された第１のＰチャネル型ＭＯＳトラ
ンジスタと、ソースが前記第１のＰチャネル型ＭＯＳト
ランジスタのドレインに接続され、ゲートに前記外部ク
ロック信号が入力される第２のＰチャネル型ＭＯＳトラ
ンジスタと、ゲートが前記排他否定論理和ゲートの出力
端子に接続され、ソースが低位側電源端子に接続され、
ドレインが前記第２のＰチャネル型ＭＯＳトランジスタ
のドレインに接続された第１のＮチャネル型ＭＯＳトラ
ンジスタと、ソースが前記高位側電源端子に接続され、
ゲートに前記外部クロック信号が入力される第３のＰチ
ャネル型ＭＯＳトランジスタと、ゲートが前記第２のＰ
チャネル型ＭＯＳトランジスタのドレインに接続され、
ドレインが前記第３のＰチャネル型ＭＯＳトランジスタ
のドレインに接続された第２のＮチャネル型ＭＯＳトラ
ンジスタと、ソースが前記低位側電源端子に接続され、
ドレインが前記第２のＮチャネル型ＭＯＳトランジスタ
のソースに接続され、ゲートに前記外部クロック信号が
入力される第３のＮチャネル型ＭＯＳトランジスタとを
有し、 前記第２のＮチャネル型ＭＯＳトランジスタのド
レインにおける出力を前記内部クロックとして出力する
ことを特徴とする。
に本発明は、フリップフロップ部と、該フリップフリッ
プ部に入力される入力データと該フリップフロップ部か
ら出力される出力データとを比較し、両者の不一致を検
出するデータ不一致検出手段と、該データ不一致検出手
段にて前記入力データと前記出力データとの不一致が検
出された場合、外部から入力される外部クロック信号の
立ち上がり端にて該外部クロック信号と等しいＨレベル
期間を具備する内部クロックを発生させる内部クロック
発生手段とを有し、該内部クロック発生手段にて発生し
た内部クロックがクロック信号として前記フリップフロ
ップ部に入力されるフリップフロップ回路において、前
記データ不一致検出手段は、排他否定論理和ゲートから
なり、前記内部クロック発生手段は、ゲートが前記排他
否定論理和ゲートの出力端子に接続され、ソースが高位
側電源端子に接続された第１のＰチャネル型ＭＯＳトラ
ンジスタと、ソースが前記第１のＰチャネル型ＭＯＳト
ランジスタのドレインに接続され、ゲートに前記外部ク
ロック信号が入力される第２のＰチャネル型ＭＯＳトラ
ンジスタと、ゲートが前記排他否定論理和ゲートの出力
端子に接続され、ソースが低位側電源端子に接続され、
ドレインが前記第２のＰチャネル型ＭＯＳトランジスタ
のドレインに接続された第１のＮチャネル型ＭＯＳトラ
ンジスタと、ソースが前記高位側電源端子に接続され、
ゲートに前記外部クロック信号が入力される第３のＰチ
ャネル型ＭＯＳトランジスタと、ゲートが前記第２のＰ
チャネル型ＭＯＳトランジスタのドレインに接続され、
ドレインが前記第３のＰチャネル型ＭＯＳトランジスタ
のドレインに接続された第２のＮチャネル型ＭＯＳトラ
ンジスタと、ソースが前記低位側電源端子に接続され、
ドレインが前記第２のＮチャネル型ＭＯＳトランジスタ
のソースに接続され、ゲートに前記外部クロック信号が
入力される第３のＮチャネル型ＭＯＳトランジスタとを
有し、 前記第２のＮチャネル型ＭＯＳトランジスタのド
レインにおける出力を前記内部クロックとして出力する
ことを特徴とする。
【００６８】
【００６９】また、前記内部クロック発生手段は、前記
第２のＰチャネル型ＭＯＳトランジスタのドレインに、
第１のインバータの入力端子と、入力端子が前記第１の
インバータの出力端子に接続された第２のインバータの
出力端子とが接続されていることを特徴とする。
第２のＰチャネル型ＭＯＳトランジスタのドレインに、
第１のインバータの入力端子と、入力端子が前記第１の
インバータの出力端子に接続された第２のインバータの
出力端子とが接続されていることを特徴とする。
【００７０】また、フリップフロップ部と、該フリップ
フリップ部に入力される入力データと該フリップフロッ
プ部から出力される出力データとを比較し、両者の不一
致を検出するデータ不一致検出手段と、該データ不一致
検出手段にて前記入力データと前記出力データとの不一
致が検出された場合、外部から入力される外部クロック
信号の立ち下がり端にて該外部クロック信号と等しいＨ
レベル期間を具備する内部クロックを発生させる内部ク
ロック発生手段とを有し、該内部クロック発生手段にて
発生した内部クロックがクロック信号として前記フリッ
プフロップ部に入力されるフリップフロップ回路におい
て、前記データ不一致検出手段は、排他論理和ゲートか
らなり、前記内部クロック発生手段は、ゲートが前記排
他論理和ゲートの出力端子に接続され、ソースが高位側
電源端子に接続された第１のＰチャネル型ＭＯＳトラン
ジスタと、ゲートが前記排他論理和ゲートの出力端子に
接続され、ソースが低位側電源端子に接続された第１の
Ｎチャネル型ＭＯＳトランジスタと、ドレインが前記第
１のＰチャネル型ＭＯＳトランジスタのドレインに接続
され、ソースが前記第１のＮチャネル型ＭＯＳトランジ
スタのドレインに接続され、ゲートに前記外部クロック
信号が入力される第２のＮチャネル型ＭＯＳトランジス
タと、ソースが前記低位側電源端子に接続され、ゲート
に前記外部クロック信号が入力される第３のＮチャネル
型ＭＯＳトランジスタと、ゲートが前記第１のＰチャネ
ル型ＭＯＳトランジスタのドレインに接続され、ドレイ
ンが前記第３のＮチャネル型ＭＯＳトランジスタのドレ
インに接続された第２のＰチャネル型ＭＯＳトランジス
タと、ソースが前記高位側電源端子に接続され、ドレイ
ンが前記第２のＰチャネル型ＭＯＳトランジスタのドレ
インに接続され、ゲートに前記外部クロック信号が入力
される第３のＰチャネル型ＭＯＳトランジスタとを有
し、前記第２のＰチャネル型ＭＯＳトランジスタのドレ
インにおける出力を前記内部クロックとして出力するこ
とを特徴とする。
フリップ部に入力される入力データと該フリップフロッ
プ部から出力される出力データとを比較し、両者の不一
致を検出するデータ不一致検出手段と、該データ不一致
検出手段にて前記入力データと前記出力データとの不一
致が検出された場合、外部から入力される外部クロック
信号の立ち下がり端にて該外部クロック信号と等しいＨ
レベル期間を具備する内部クロックを発生させる内部ク
ロック発生手段とを有し、該内部クロック発生手段にて
発生した内部クロックがクロック信号として前記フリッ
プフロップ部に入力されるフリップフロップ回路におい
て、前記データ不一致検出手段は、排他論理和ゲートか
らなり、前記内部クロック発生手段は、ゲートが前記排
他論理和ゲートの出力端子に接続され、ソースが高位側
電源端子に接続された第１のＰチャネル型ＭＯＳトラン
ジスタと、ゲートが前記排他論理和ゲートの出力端子に
接続され、ソースが低位側電源端子に接続された第１の
Ｎチャネル型ＭＯＳトランジスタと、ドレインが前記第
１のＰチャネル型ＭＯＳトランジスタのドレインに接続
され、ソースが前記第１のＮチャネル型ＭＯＳトランジ
スタのドレインに接続され、ゲートに前記外部クロック
信号が入力される第２のＮチャネル型ＭＯＳトランジス
タと、ソースが前記低位側電源端子に接続され、ゲート
に前記外部クロック信号が入力される第３のＮチャネル
型ＭＯＳトランジスタと、ゲートが前記第１のＰチャネ
ル型ＭＯＳトランジスタのドレインに接続され、ドレイ
ンが前記第３のＮチャネル型ＭＯＳトランジスタのドレ
インに接続された第２のＰチャネル型ＭＯＳトランジス
タと、ソースが前記高位側電源端子に接続され、ドレイ
ンが前記第２のＰチャネル型ＭＯＳトランジスタのドレ
インに接続され、ゲートに前記外部クロック信号が入力
される第３のＰチャネル型ＭＯＳトランジスタとを有
し、前記第２のＰチャネル型ＭＯＳトランジスタのドレ
インにおける出力を前記内部クロックとして出力するこ
とを特徴とする。
【００７１】
【００７２】また、前記内部クロック発生手段は、前記
第１のＰチャネル型ＭＯＳトランジスタのドレインに、
第１のインバータの入力端子と、入力端子が前記第１の
インバータの出力端子に接続された第２のインバータの
出力端子とが接続されていることを特徴とする。
第１のＰチャネル型ＭＯＳトランジスタのドレインに、
第１のインバータの入力端子と、入力端子が前記第１の
インバータの出力端子に接続された第２のインバータの
出力端子とが接続されていることを特徴とする。
【００７３】（作用）上記のように構成された本発明に
おいては、入力データと出力データとを比較し、入力が
変化した場合に内部クロックを発生するフリップフロッ
プ回路において、外部クロックの立ち上がり端で内部ク
ロックを発生する場合は、外部クロックがＬレベルのと
きにのみデータの不一致を伝達して、内部クロックを発
生させ、外部クロックの立ち下がり端で内部クロックを
発生する場合は、外部クロックがＨレベルのときにのみ
データの不一致を伝達して、内部クロックを発生させる
ので、誤った内部クロックが発生しない。
おいては、入力データと出力データとを比較し、入力が
変化した場合に内部クロックを発生するフリップフロッ
プ回路において、外部クロックの立ち上がり端で内部ク
ロックを発生する場合は、外部クロックがＬレベルのと
きにのみデータの不一致を伝達して、内部クロックを発
生させ、外部クロックの立ち下がり端で内部クロックを
発生する場合は、外部クロックがＨレベルのときにのみ
データの不一致を伝達して、内部クロックを発生させる
ので、誤った内部クロックが発生しない。
【００７４】また、多数のインバータ列を持つサブナノ
パルス発生回路が不要であるため、より少ない消費電力
での動作が可能であり、データの変化率が小さな場合
は、単体または少数での利用でも通常のフリップフロッ
プを使うよりも低消費電力を実現できる。
パルス発生回路が不要であるため、より少ない消費電力
での動作が可能であり、データの変化率が小さな場合
は、単体または少数での利用でも通常のフリップフロッ
プを使うよりも低消費電力を実現できる。
【００７５】また、内部クロックは、Ｈレベル期間とＬ
レベル期間とが同じ割合のクロックなので、立ち上がり
及び立ち下がりの両端を利用したアプリケーションでの
利用も可能である。
レベル期間とが同じ割合のクロックなので、立ち上がり
及び立ち下がりの両端を利用したアプリケーションでの
利用も可能である。
【００７６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００７７】図１は、本発明のフリップフロップ回路の
実施の一形態を示す図である。
実施の一形態を示す図である。
【００７８】本形態は図１に示すように、フリップフロ
ップ部３０と、フリップフリップ部３０に入力されるデ
ータとフリップフロップ部３０から出力されるデータと
を比較し、両者の不一致を検出するデータ不一致検出部
１０と、データ不一致検出部１０にて入力データと出力
データとの不一致が検出された場合、外部から入力され
るクロック信号の立ち上がりのみにて入力された外部ク
ロック信号と同じＨレベル期間を有する内部クロックを
発生させる内部クロック発生部２０とから構成されてお
り、内部クロック発生部２０にて発生した内部クロック
がクロック信号としてフリップフロップ部３０に入力さ
れる。
ップ部３０と、フリップフリップ部３０に入力されるデ
ータとフリップフロップ部３０から出力されるデータと
を比較し、両者の不一致を検出するデータ不一致検出部
１０と、データ不一致検出部１０にて入力データと出力
データとの不一致が検出された場合、外部から入力され
るクロック信号の立ち上がりのみにて入力された外部ク
ロック信号と同じＨレベル期間を有する内部クロックを
発生させる内部クロック発生部２０とから構成されてお
り、内部クロック発生部２０にて発生した内部クロック
がクロック信号としてフリップフロップ部３０に入力さ
れる。
【００７９】（第１の実施の形態）図２は、図１に示し
たフリップフロップ回路の第１の実施の形態を示す図で
あり、入力データと出力データとを比較して、入力デー
タが変化した場合に外部クロックの立ち上がり端で内部
クロックを発生するフリップフロップ回路を示す。
たフリップフロップ回路の第１の実施の形態を示す図で
あり、入力データと出力データとを比較して、入力デー
タが変化した場合に外部クロックの立ち上がり端で内部
クロックを発生するフリップフロップ回路を示す。
【００８０】本形態は図２に示すように、フリップフロ
ップＦＦ０１と、排他否定論理ゲートＸＮＯＲ１と、第
１のＰチャネル型ＭＯＳトランジスタＰ１と、第２のＰ
チャネル型ＭＯＳトランジスタＰ２と、第３のＰチャネ
ル型ＭＯＳトランジスタＰ３と、第１のＮチャネル型Ｍ
ＯＳトランジスタＮ１と、第２のＮチャネル型ＭＯＳト
ランジスタＮ２と、第３のＮチャネル型ＭＯＳトランジ
スタＮ３と、インバータＩＮＶ０１，ＩＮＶ０２とから
構成されている。
ップＦＦ０１と、排他否定論理ゲートＸＮＯＲ１と、第
１のＰチャネル型ＭＯＳトランジスタＰ１と、第２のＰ
チャネル型ＭＯＳトランジスタＰ２と、第３のＰチャネ
ル型ＭＯＳトランジスタＰ３と、第１のＮチャネル型Ｍ
ＯＳトランジスタＮ１と、第２のＮチャネル型ＭＯＳト
ランジスタＮ２と、第３のＮチャネル型ＭＯＳトランジ
スタＮ３と、インバータＩＮＶ０１，ＩＮＶ０２とから
構成されている。
【００８１】フリップフロップＦＦ０１は、データ入力
がデータ入力端子ＤＡＴＡに接続され、データ出力がデ
ータ出力端子Ｑに接続され、クロック端子が節点Ｃに接
続され、逆相クロック端子が節点ＣＢに接続されてい
る。
がデータ入力端子ＤＡＴＡに接続され、データ出力がデ
ータ出力端子Ｑに接続され、クロック端子が節点Ｃに接
続され、逆相クロック端子が節点ＣＢに接続されてい
る。
【００８２】排他否定論理和ゲートＸＮＯＲ１は、一方
の入力がデータ入力端子ＤＡＴＡに接続され、他方の入
力がデータ出力端子Ｑに接続され、出力が節点Ｘ１Ｂに
接続されている。
の入力がデータ入力端子ＤＡＴＡに接続され、他方の入
力がデータ出力端子Ｑに接続され、出力が節点Ｘ１Ｂに
接続されている。
【００８３】Ｐチャネル型ＭＯＳトランジスタＰ１は、
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点０１に接続され、ゲートが節点Ｘ１Ｂに接続されて
いる。
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点０１に接続され、ゲートが節点Ｘ１Ｂに接続されて
いる。
【００８４】Ｐチャネル型ＭＯＳトランジスタＰ２は、
ソースが節点０１に接続され、ドレインが節点Ｘ２に接
続され、ゲートがクロック端子ＣＬＫに接続されてい
る。
ソースが節点０１に接続され、ドレインが節点Ｘ２に接
続され、ゲートがクロック端子ＣＬＫに接続されてい
る。
【００８５】Ｎチャネル型ＭＯＳトランジスタＮ１は、
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点Ｘ２に接続され、ゲ−トが節点Ｘ１Ｂに接続されて
いる。
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点Ｘ２に接続され、ゲ−トが節点Ｘ１Ｂに接続されて
いる。
【００８６】Ｐチャネル型ＭＯＳトランジスタＰ３は、
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点Ｃ０Ｂに接続され、ゲートがクロック端子ＣＬＫに
接続されている。
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点Ｃ０Ｂに接続され、ゲートがクロック端子ＣＬＫに
接続されている。
【００８７】Ｎチャネル型ＭＯＳトランジスタＮ２は、
ソースが節点０２に接続され、ドレインが節点Ｃ０Ｂに
接続され、ゲートが節点Ｘ２に接続されている。
ソースが節点０２に接続され、ドレインが節点Ｃ０Ｂに
接続され、ゲートが節点Ｘ２に接続されている。
【００８８】Ｎチャネル型ＭＯＳトランジスタＮ３は、
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点０２に接続され、ゲートがクロック端子ＣＬＫに接
続されている。
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点０２に接続され、ゲートがクロック端子ＣＬＫに接
続されている。
【００８９】インバータＩＮＶ０１は、入力に節点Ｃ０
Ｂが接続され、出力が節点Ｃに接続されている。インバ
ータＩＮＶ０２は、入力に節点Ｃが接続され、出力が節
点ＣＢに接続されている。
Ｂが接続され、出力が節点Ｃに接続されている。インバ
ータＩＮＶ０２は、入力に節点Ｃが接続され、出力が節
点ＣＢに接続されている。
【００９０】以下に、上記のように構成されたフリップ
フロップ回路の動作について説明する。
フロップ回路の動作について説明する。
【００９１】図３は、図２に示したフリップフロップ回
路の動作を説明するためのタイミングチャートである。
路の動作を説明するためのタイミングチャートである。
【００９２】なお、以下の説明においては、クロック端
子ＣＬＫに入力される信号を外部クロック、データ入力
端子ＤＡＴＡに入力される信号を入力データ、データ出
力端子Ｑから出力される信号をデータ出力とそれぞれ称
する。また、節点ＣＢは節点Ｃの逆相になるので、特に
必要な場合以外は述べず、節点Ｃの信号についてのみ内
部クロックと呼ぶ。
子ＣＬＫに入力される信号を外部クロック、データ入力
端子ＤＡＴＡに入力される信号を入力データ、データ出
力端子Ｑから出力される信号をデータ出力とそれぞれ称
する。また、節点ＣＢは節点Ｃの逆相になるので、特に
必要な場合以外は述べず、節点Ｃの信号についてのみ内
部クロックと呼ぶ。
【００９３】図２に示した回路において、入力データと
出力データとが同じ場合、排他否定論理和ゲートＸＮＯ
Ｒ１からＨレベルが節点Ｘ１Ｂに出力され、それによ
り、Ｎチャネル型ＭＯＳトランジスタＮ１はクロックの
状態に依存せずにオン状態となる。
出力データとが同じ場合、排他否定論理和ゲートＸＮＯ
Ｒ１からＨレベルが節点Ｘ１Ｂに出力され、それによ
り、Ｎチャネル型ＭＯＳトランジスタＮ１はクロックの
状態に依存せずにオン状態となる。
【００９４】Ｎチャネル型ＭＯＳトランジスタＮ１がオ
ン状態になると、節点Ｘ２はＬレベルとなり、それによ
り、Ｎチャネル型ＭＯＳトランジスタＮ２は常にオフ状
態となる。
ン状態になると、節点Ｘ２はＬレベルとなり、それによ
り、Ｎチャネル型ＭＯＳトランジスタＮ２は常にオフ状
態となる。
【００９５】また、Ｐチャネル型ＭＯＳトランジスタＰ
３は、外部クロックがＬレベルの場合にオン状態とな
り、それにより、節点Ｃ０ＢがＨレベルとなり充電さ
れ、外部クロックがＨレベルの場合において節点Ｃ０Ｂ
がＨレベルを保持するダイナミック状態となる。そのた
め、節点Ｃ０Ｂは常にＨレベルとなり、フリップフロッ
プＦＦ０１の内部クロックとなる節点Ｃの電位はＬレベ
ルのままで、インバータＩＮＶ０１，ＩＮＶ０２におい
て余分な電力が消費されることはなくなる。
３は、外部クロックがＬレベルの場合にオン状態とな
り、それにより、節点Ｃ０ＢがＨレベルとなり充電さ
れ、外部クロックがＨレベルの場合において節点Ｃ０Ｂ
がＨレベルを保持するダイナミック状態となる。そのた
め、節点Ｃ０Ｂは常にＨレベルとなり、フリップフロッ
プＦＦ０１の内部クロックとなる節点Ｃの電位はＬレベ
ルのままで、インバータＩＮＶ０１，ＩＮＶ０２におい
て余分な電力が消費されることはなくなる。
【００９６】一方、入力データと出力データとが異なっ
た状態になると、排他否定論理和ゲートＸＯＲ１からＬ
レベルが節点Ｘ１Ｂに出力され、それにより、Ｐチャネ
ル型ＭＯＳトランジスタＰ１がオン状態となり、節点０
１はＨレベルに充電される。なお、この状態は、外部ク
ロックがＬレベルに変化し、それにより、Ｐチャネル型
ＭＯＳトランジスタＰ２がオン状態にならなければ節点
Ｘ２には伝わらない。
た状態になると、排他否定論理和ゲートＸＯＲ１からＬ
レベルが節点Ｘ１Ｂに出力され、それにより、Ｐチャネ
ル型ＭＯＳトランジスタＰ１がオン状態となり、節点０
１はＨレベルに充電される。なお、この状態は、外部ク
ロックがＬレベルに変化し、それにより、Ｐチャネル型
ＭＯＳトランジスタＰ２がオン状態にならなければ節点
Ｘ２には伝わらない。
【００９７】外部クロックがＬレベルに変化してＰチャ
ネル型ＭＯＳトランジスタＰ２がオン状態になり、節点
Ｘ２がＨレベルになると、Ｎチャネル型ＭＯＳトランジ
スタＮ２がオン状態となる。
ネル型ＭＯＳトランジスタＰ２がオン状態になり、節点
Ｘ２がＨレベルになると、Ｎチャネル型ＭＯＳトランジ
スタＮ２がオン状態となる。
【００９８】外部クロックがＨレベルに変化すると、Ｐ
チャネル型ＭＯＳトランジスタＰ２がオフ状態となり、
節点Ｘ２はＨレベルを保持するダイナミック節点とな
り、Ｎチャネル型ＭＯＳトランジスタＮ２，Ｎ３がオン
状態となるので、節点Ｃ０ＢがＬレベルに放電される。
節点Ｃ０ＢがＬレベルになると、節点ＣがＨレベルに変
化し、節点ＣＢがＬに変化して、フリップフロップＦＦ
０１における新たなデータの取り込み及び出力が行われ
る。
チャネル型ＭＯＳトランジスタＰ２がオフ状態となり、
節点Ｘ２はＨレベルを保持するダイナミック節点とな
り、Ｎチャネル型ＭＯＳトランジスタＮ２，Ｎ３がオン
状態となるので、節点Ｃ０ＢがＬレベルに放電される。
節点Ｃ０ＢがＬレベルになると、節点ＣがＨレベルに変
化し、節点ＣＢがＬに変化して、フリップフロップＦＦ
０１における新たなデータの取り込み及び出力が行われ
る。
【００９９】外部クロックがＨレベルの場合に、データ
入力とデータ出力とが同じに変化すると、節点Ｘ１Ｂが
Ｈレベルになり、それにより、Ｎチャネル型ＭＯＳトラ
ンジスタＮ１がオン状態となり、節点Ｘ２がＬレベルと
なる。
入力とデータ出力とが同じに変化すると、節点Ｘ１Ｂが
Ｈレベルになり、それにより、Ｎチャネル型ＭＯＳトラ
ンジスタＮ１がオン状態となり、節点Ｘ２がＬレベルと
なる。
【０１００】節点Ｘ２がＬレベルになると、Ｎチャネル
型ＭＯＳトランジスタＮ２がオフ状態となり、節点Ｃ０
ＢはＬレベルを保持するダイナミック状態のままで、内
部クロック信号に影響は与えない。
型ＭＯＳトランジスタＮ２がオフ状態となり、節点Ｃ０
ＢはＬレベルを保持するダイナミック状態のままで、内
部クロック信号に影響は与えない。
【０１０１】上述したように本形態においては、外部ク
ロックがＬレベルの場合にのみデータの不一致を伝達し
て内部クロックを発生させるので、誤った内部クロック
が発生することはない。
ロックがＬレベルの場合にのみデータの不一致を伝達し
て内部クロックを発生させるので、誤った内部クロック
が発生することはない。
【０１０２】また、多数のインバータ列を持つサブナノ
パルス発生回路を必要としないため、より少ない消費電
力での動作が可能であり、データの変化率が小さな場合
は、単体または少数での利用でも通常のフリップフロッ
プを使うよりも少ない消費電力での使用が可能である。
パルス発生回路を必要としないため、より少ない消費電
力での動作が可能であり、データの変化率が小さな場合
は、単体または少数での利用でも通常のフリップフロッ
プを使うよりも少ない消費電力での使用が可能である。
【０１０３】また、内部クロックは、Ｈレベル期間とＬ
レベル期間とが同じ割合のクロックであるため、立ち上
がり及び立ち下がりの両端を利用したアプリケーション
においても利用することができる。
レベル期間とが同じ割合のクロックであるため、立ち上
がり及び立ち下がりの両端を利用したアプリケーション
においても利用することができる。
【０１０４】（第２の実施の形態）図４は、図１に示し
たフリップフロップ回路の第２の実施の形態を示す図で
ある。
たフリップフロップ回路の第２の実施の形態を示す図で
ある。
【０１０５】本形態は図４に示すように、図２に示した
回路にインバータＩＮＶ０３，ＩＮＶ０４，ＩＮＶ０５
が追加されて構成されている。
回路にインバータＩＮＶ０３，ＩＮＶ０４，ＩＮＶ０５
が追加されて構成されている。
【０１０６】インバータＩＮＶ０３は、入力が節点Ｘ２
に接続され、出力が節点０３に接続されている。
に接続され、出力が節点０３に接続されている。
【０１０７】インバータＩＮＶ０４は、入力が節点０３
に接続され、出力が節点Ｘ２に接続されている。
に接続され、出力が節点Ｘ２に接続されている。
【０１０８】インバータＩＮＶ０５は、入力が節点Ｃに
接続され、出力が節点Ｃ０Ｂに接続されている。
接続され、出力が節点Ｃ０Ｂに接続されている。
【０１０９】図４に示した回路の動作及び効果は、図２
に示した回路と基本的に同じであるが、図２に示した回
路においてダイナミック節点となる場合があった節点Ｘ
２，Ｃ０Ｂをスタティック保持することができ、外部ク
ロックの停止も可能となる。
に示した回路と基本的に同じであるが、図２に示した回
路においてダイナミック節点となる場合があった節点Ｘ
２，Ｃ０Ｂをスタティック保持することができ、外部ク
ロックの停止も可能となる。
【０１１０】（第３の実施の形態）上述した３つの実施
の形態においては、内部クロック発生部２０にて外部ク
ロックの立ち上がり端で内部クロックを発生していた
が、図１に示す内部クロック発生部２０において、デー
タ不一致検出部１０にて入力データと出力データとの不
一致が検出された場合に外部クロックの立ち下がり端で
内部クロックを発生してもよい。
の形態においては、内部クロック発生部２０にて外部ク
ロックの立ち上がり端で内部クロックを発生していた
が、図１に示す内部クロック発生部２０において、デー
タ不一致検出部１０にて入力データと出力データとの不
一致が検出された場合に外部クロックの立ち下がり端で
内部クロックを発生してもよい。
【０１１１】図５は、図１に示したフリップフロップ回
路の第３の実施の形態を示す図であり、入力データと出
力データとを比較して、入力データが変化した場合に外
部クロックの立ち下がり端で内部クロックを発生するフ
リップフロップ回路を示す。
路の第３の実施の形態を示す図であり、入力データと出
力データとを比較して、入力データが変化した場合に外
部クロックの立ち下がり端で内部クロックを発生するフ
リップフロップ回路を示す。
【０１１２】本形態は図５に示すように、フリップフロ
ップＦＦ０１と、排他論理和ゲートＸＯＲ１と、第１の
Ｐチャネル型ＭＯＳトランジスタＰ１と、第２のＰチャ
ネル型ＭＯＳトランジスタＰ２と、第３のＰチャネル型
ＭＯＳトランジスタＰ３と、第１のＮチャネル型ＭＯＳ
トランジスタＮ１と、第２のＮチャネル型ＭＯＳトラン
ジスタＮ２と、第３のＮチャネル型ＭＯＳトランジスタ
Ｎ３と、インバータＩＮＶ０１，ＩＮＶ０２とから構成
されている。
ップＦＦ０１と、排他論理和ゲートＸＯＲ１と、第１の
Ｐチャネル型ＭＯＳトランジスタＰ１と、第２のＰチャ
ネル型ＭＯＳトランジスタＰ２と、第３のＰチャネル型
ＭＯＳトランジスタＰ３と、第１のＮチャネル型ＭＯＳ
トランジスタＮ１と、第２のＮチャネル型ＭＯＳトラン
ジスタＮ２と、第３のＮチャネル型ＭＯＳトランジスタ
Ｎ３と、インバータＩＮＶ０１，ＩＮＶ０２とから構成
されている。
【０１１３】フリップフロップＦＦ０１は、データ入力
がデータ入力端子ＤＡＴＡに接続され、データ出力がデ
ータ出力端子Ｑに接続され、クロック端子が節点Ｃに接
続され、逆相クロック端子が節点ＣＢに接続されてい
る。
がデータ入力端子ＤＡＴＡに接続され、データ出力がデ
ータ出力端子Ｑに接続され、クロック端子が節点Ｃに接
続され、逆相クロック端子が節点ＣＢに接続されてい
る。
【０１１４】排他論理和ゲートＸＯＲ１は、一方の入力
がデータ入力端子ＤＡＴＡに接続され、他方の入力がデ
ータ出力端子Ｑに接続され、出力が節点Ｘ１に接続され
ている。
がデータ入力端子ＤＡＴＡに接続され、他方の入力がデ
ータ出力端子Ｑに接続され、出力が節点Ｘ１に接続され
ている。
【０１１５】Ｐチャネル型ＭＯＳトランジスタＰ１は、
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点Ｘ２Ｂに接続され、ゲートが節点Ｘ１に接続されて
いる。
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点Ｘ２Ｂに接続され、ゲートが節点Ｘ１に接続されて
いる。
【０１１６】Ｎチャネル型ＭＯＳトランジスタＮ２は、
ソースが節点０４に接続され、ドレインが節点Ｘ２Ｂに
接続され、ゲ−トがクロック端子ＣＬＫに接続されてい
る。
ソースが節点０４に接続され、ドレインが節点Ｘ２Ｂに
接続され、ゲ−トがクロック端子ＣＬＫに接続されてい
る。
【０１１７】Ｎチャネル型ＭＯＳトランジスタＮ１は、
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点０４に接続され、ゲ−トが節点Ｘ１に接続されてい
る。
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点０４に接続され、ゲ−トが節点Ｘ１に接続されてい
る。
【０１１８】Ｐチャネル型ＭＯＳトランジスタＰ３は、
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点０５に接続され、ゲートがクロック端子ＣＬＫに接
続されている。
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点０５に接続され、ゲートがクロック端子ＣＬＫに接
続されている。
【０１１９】Ｐチャネル型ＭＯＳトランジスタＰ２は、
ソースが節点０５に接続され、ドレインが節点Ｃ０に接
続され、ゲートが節点Ｘ２Ｂに接続されている。
ソースが節点０５に接続され、ドレインが節点Ｃ０に接
続され、ゲートが節点Ｘ２Ｂに接続されている。
【０１２０】Ｎチャネル型ＭＯＳトランジスタＮ３は、
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点Ｃ０に接続され、ゲートがクロック端子ＣＬＫに接
続されている。
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点Ｃ０に接続され、ゲートがクロック端子ＣＬＫに接
続されている。
【０１２１】インバータＩＮＶ０１は、入力に節点Ｃ０
が接続され、出力が節点ＣＢに接続されている。
が接続され、出力が節点ＣＢに接続されている。
【０１２２】インバータＩＮＶ０２は、入力に節点ＣＢ
が接続され、出力が節点Ｃに接続されている。
が接続され、出力が節点Ｃに接続されている。
【０１２３】以下に、上記のように構成されたフリップ
フロップ回路の動作について説明する。
フロップ回路の動作について説明する。
【０１２４】図６は、図５に示したフリップフロップ回
路の動作を説明するためのタイミングチャートである。
路の動作を説明するためのタイミングチャートである。
【０１２５】図５に示した回路において、入力データと
出力データとが同じ場合、排他論理和ゲートＸＯＲ１か
らＬレベルが節点Ｘ１に出力され、それにより、Ｐチャ
ネル型ＭＯＳトランジスタＰ１は外部クロックの状態に
依存せずにオン状態となる。
出力データとが同じ場合、排他論理和ゲートＸＯＲ１か
らＬレベルが節点Ｘ１に出力され、それにより、Ｐチャ
ネル型ＭＯＳトランジスタＰ１は外部クロックの状態に
依存せずにオン状態となる。
【０１２６】Ｐチャネル型ＭＯＳトランジスタＰ１がオ
ン状態であると、節点Ｘ２ＢはＨレベルとなり、それに
より、Ｐチャネル型ＭＯＳトランジスタＰ２が常にオフ
状態となる。
ン状態であると、節点Ｘ２ＢはＨレベルとなり、それに
より、Ｐチャネル型ＭＯＳトランジスタＰ２が常にオフ
状態となる。
【０１２７】また、Ｎチャネル型ＭＯＳトランジスタＮ
３は、外部クロックがＨレベルの場合にオン状態とな
り、それにより、節点Ｃ０がＬレベルに放電され、外部
クロックがＬレベルの場合において節点Ｃ０がＬレベル
を保持するダイナミック状態となる。そのため、節点Ｃ
０は常にＬレベルとなり、フリップフロップＦＦ０１の
内部クロックとなる節点Ｃの電位はＬレベルのままで、
インバータＩＮＶ０１，ＩＮＶ０２において余分な電力
が消費されることはなくなる。
３は、外部クロックがＨレベルの場合にオン状態とな
り、それにより、節点Ｃ０がＬレベルに放電され、外部
クロックがＬレベルの場合において節点Ｃ０がＬレベル
を保持するダイナミック状態となる。そのため、節点Ｃ
０は常にＬレベルとなり、フリップフロップＦＦ０１の
内部クロックとなる節点Ｃの電位はＬレベルのままで、
インバータＩＮＶ０１，ＩＮＶ０２において余分な電力
が消費されることはなくなる。
【０１２８】入力データと出力データとが異なった状態
になると、排他論理和ゲートＸＯＲ１からＨレベルが節
点Ｘ１に出力され、それにより、Ｎチャネル型ＭＯＳト
ランジスタＮ１がオン状態となり、節点０４はＬレベル
に放電される。なお、この状態は、外部クロックがＨレ
ベルに変化し、それにより、Ｎチャネル型ＭＯＳトラン
ジスタＮ２がオン状態になれなければ節点Ｘ２Ｂには伝
わらない。
になると、排他論理和ゲートＸＯＲ１からＨレベルが節
点Ｘ１に出力され、それにより、Ｎチャネル型ＭＯＳト
ランジスタＮ１がオン状態となり、節点０４はＬレベル
に放電される。なお、この状態は、外部クロックがＨレ
ベルに変化し、それにより、Ｎチャネル型ＭＯＳトラン
ジスタＮ２がオン状態になれなければ節点Ｘ２Ｂには伝
わらない。
【０１２９】外部クロックがＨレベルに変化してＮチャ
ネル型ＭＯＳトランジスタＮ２がオン状態になり、節点
Ｘ２ＢがＬレベルになると、Ｐチャネル型ＭＯＳトラン
ジスタＰ２がオン状態となる。
ネル型ＭＯＳトランジスタＮ２がオン状態になり、節点
Ｘ２ＢがＬレベルになると、Ｐチャネル型ＭＯＳトラン
ジスタＰ２がオン状態となる。
【０１３０】外部クロックがＬレベルに変化すると、Ｎ
チャネル型ＭＯＳトランジスタＮ２がオフ状態となり、
節点Ｘ２ＢはＬレベルを保持するダイナミック節点とな
り、Ｐチャネル型ＭＯＳトランジスタＰ２，Ｐ３がオン
状態となるので、節点Ｃ０はＨレベルに充電される。節
点Ｃ０がＨレベルになると、節点ＣがＨレベルに変化
し、フリップフロップＦＦ０１における新たなデータの
取り込み及び出力が行われる。
チャネル型ＭＯＳトランジスタＮ２がオフ状態となり、
節点Ｘ２ＢはＬレベルを保持するダイナミック節点とな
り、Ｐチャネル型ＭＯＳトランジスタＰ２，Ｐ３がオン
状態となるので、節点Ｃ０はＨレベルに充電される。節
点Ｃ０がＨレベルになると、節点ＣがＨレベルに変化
し、フリップフロップＦＦ０１における新たなデータの
取り込み及び出力が行われる。
【０１３１】外部クロックがＬレベルの場合に、データ
入力とデータ出力とが同じに変化すると、節点Ｘ１がＬ
レベルになり、それにより、Ｐチャネル型ＭＯＳトラン
ジスタＰ１がオン状態となり、節点Ｘ２ＢがＨレベルと
なる。
入力とデータ出力とが同じに変化すると、節点Ｘ１がＬ
レベルになり、それにより、Ｐチャネル型ＭＯＳトラン
ジスタＰ１がオン状態となり、節点Ｘ２ＢがＨレベルと
なる。
【０１３２】節点Ｘ２ＢがＨレベルになると、Ｐチャネ
ル型ＭＯＳトランジスタＰ２がオフ状態となり、節点Ｃ
０はＨレベルを保持するダイナミック状態のままで、内
部クロック信号に影響は与えない。
ル型ＭＯＳトランジスタＰ２がオフ状態となり、節点Ｃ
０はＨレベルを保持するダイナミック状態のままで、内
部クロック信号に影響は与えない。
【０１３３】本形態は上述したように、第１及び２の実
施の形態と動作が異なるが、同様の効果を奏する。
施の形態と動作が異なるが、同様の効果を奏する。
【０１３４】（第４の実施の形態）図７は、図１に示し
たフリップフロップ回路の第４の実施の形態を示す図で
ある。
たフリップフロップ回路の第４の実施の形態を示す図で
ある。
【０１３５】本形態は図７に示すように、図５に示した
回路にインバータＩＮＶ０３，ＩＮＶ０４，ＩＮＶ０５
が追加されて構成されている。
回路にインバータＩＮＶ０３，ＩＮＶ０４，ＩＮＶ０５
が追加されて構成されている。
【０１３６】インバータＩＮＶ０３は、入力が節点Ｘ２
Ｂに接続され、出力が節点０３に接続されている。
Ｂに接続され、出力が節点０３に接続されている。
【０１３７】インバータＩＮＶ０４は、入力が節点０３
に接続され、出力が節点Ｘ２Ｂに接続されている。
に接続され、出力が節点Ｘ２Ｂに接続されている。
【０１３８】インバータＩＮＶ０５は、入力が節点ＣＢ
に接続され、出力が節点Ｃ０に接続されている。
に接続され、出力が節点Ｃ０に接続されている。
【０１３９】図７に示した回路の動作及び効果は、図５
に示した回路と基本的に同じであるが、図５に示した回
路においてダイナミック節点となる場合があった節点Ｘ
２Ｂ，Ｃ０をスタティック保持することができ、外部ク
ロックの停止も可能となる。
に示した回路と基本的に同じであるが、図５に示した回
路においてダイナミック節点となる場合があった節点Ｘ
２Ｂ，Ｃ０をスタティック保持することができ、外部ク
ロックの停止も可能となる。
【０１４０】
【発明の効果】本発明は、以上説明したように構成され
ているため、単体あるいは少数のフリップフロップが利
用される場合でも低消費電力での動作が可能であるとと
もに、立ち上がり及び立ち下がりの両端を利用したアプ
リケーションでの利用も可能であり、また、内部クロッ
クを外部クロックの立ち上がり端で発生する場合はクロ
ック信号がＨレベルの期間に入力データが変化する場合
の、また、外部クロックの立ち下がり端で内部クロック
を発生する場合はクロック信号がＬレベルの期間に入力
データが変化する場合の誤った内部クロックの発生を防
ぐことができる。
ているため、単体あるいは少数のフリップフロップが利
用される場合でも低消費電力での動作が可能であるとと
もに、立ち上がり及び立ち下がりの両端を利用したアプ
リケーションでの利用も可能であり、また、内部クロッ
クを外部クロックの立ち上がり端で発生する場合はクロ
ック信号がＨレベルの期間に入力データが変化する場合
の、また、外部クロックの立ち下がり端で内部クロック
を発生する場合はクロック信号がＬレベルの期間に入力
データが変化する場合の誤った内部クロックの発生を防
ぐことができる。
【図１】本発明のフリップフロップ回路の実施の一形態
を示す図である。
を示す図である。
【図２】図１に示したフリップフロップ回路の第１の実
施の形態を示す図である。
施の形態を示す図である。
【図３】図２に示したフリップフロップ回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図４】図１に示したフリップフロップ回路の第２の実
施の形態を示す図である。
施の形態を示す図である。
【図５】図１に示したフリップフロップ回路の第３の実
施の形態を示す図である。
施の形態を示す図である。
【図６】図５に示したフリップフロップ回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図７】図１に示したフリップフロップ回路の第４の実
施の形態を示す図である。
施の形態を示す図である。
【図８】従来のフリップフロップの一例を示す図であ
る。
る。
【図９】従来のフリップフロップの動作を説明するため
の回路図である。
の回路図である。
【図１０】図９に示した回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図１１】図９に示した回路の問題点を解決するフリッ
プフロップ回路の一例を示す図である。
プフロップ回路の一例を示す図である。
【図１２】図１１に示した回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
１０ データ不一致検出部 ２０ 内部クロック発生部 ３０ フリップフロップ部 ＣＬＫ クロック入力端子 ＤＡＴＡ データ入力端子 ＦＦ０１ フリップフロップ ＧＮＤ 低位側電源端子 ＩＮＶ０１〜ＩＮＶ０５ インバータ Ｎ１〜Ｎ３ Ｎチャネル型ＭＯＳトランジスタ Ｐ１〜Ｐ３ Ｐチャネル型ＭＯＳトランジスタ Ｑ データ出力端子 ＶＤＤ 高位側電源端子 ＸＮＯＲ１ 排他否定論理和ゲート ＸＯＲ１ 排他倫理和ゲート ０１〜０５，Ｘ１，Ｘ１Ｂ，Ｘ２，Ｘ２Ｂ，Ｃ，ＣＢ，
Ｃ０，Ｃ０Ｂ 節点
Ｃ０，Ｃ０Ｂ 節点
Claims (4)
- 【請求項１】 フリップフロップ部と、該フリップフリ
ップ部に入力される入力データと該フリップフロップ部
から出力される出力データとを比較し、両者の不一致を
検出するデータ不一致検出手段と、該データ不一致検出
手段にて前記入力データと前記出力データとの不一致が
検出された場合、外部から入力される外部クロック信号
の立ち上がり端にて該外部クロック信号と等しいＨレベ
ル期間を具備する内部クロックを発生させる内部クロッ
ク発生手段とを有し、該内部クロック発生手段にて発生
した内部クロックがクロック信号として前記フリップフ
ロップ部に入力されるフリップフロップ回路において、前記データ不一致検出手段は、排他否定論理和ゲートか
らなり、 前記内部クロック発生手段は、 ゲートが前記排他否定論理和ゲートの出力端子に接続さ
れ、ソースが高位側電源端子に接続された第１のＰチャ
ネル型ＭＯＳトランジスタと、 ソースが前記第１のＰチャネル型ＭＯＳトランジスタの
ドレインに接続され、ゲートに前記外部クロック信号が
入力される第２のＰチャネル型ＭＯＳトランジスタと、 ゲートが前記排他否定論理和ゲートの出力端子に接続さ
れ、ソースが低位側電源端子に接続され、ドレインが前
記第２のＰチャネル型ＭＯＳトランジスタのドレインに
接続された第１のＮチャネル型ＭＯＳトランジスタと、 ソースが前記高位側電源端子に接続され、ゲートに前記
外部クロック信号が入力される第３のＰチャネル型ＭＯ
Ｓトランジスタと、 ゲートが前記第２のＰチャネル型ＭＯＳトランジスタの
ドレインに接続され、ドレインが前記第３のＰチャネル
型ＭＯＳトランジスタのドレインに接続された第２のＮ
チャネル型ＭＯＳトランジスタと、 ソースが前記低位側電源端子に接続され、ドレインが前
記第２のＮチャネル型ＭＯＳトランジスタのソースに接
続され、ゲートに前記外部クロック信号が入力される第
３のＮチャネル型ＭＯＳトランジスタとを有し、 前記第２のＮチャネル型ＭＯＳトランジスタのドレイン
における出力を前記内部クロックとして出力する ことを
特徴とするフリップフロップ回路。 - 【請求項２】 請求項１に記載のフリップフロップ回路
において、 前記内部クロック発生手段は、前記第２のＰチャネル型
ＭＯＳトランジスタのドレインに、第１のインバータの
入力端子と、入力端子が前記第１のインバータの出力端
子に接続された第２のインバータの出力端子とが接続さ
れていることを特徴とするフリップフロップ回路。 - 【請求項３】 フリップフロップ部と、該フリップフリ
ップ部に入力される入力データと該フリップフロップ部
から出力される出力データとを比較し、両者の不一致を
検出するデータ不一致検出手段と、該データ不一致検出
手段にて前記入力データと前記出力データとの不一致が
検出された場合、外部から入力される外部クロック信号
の立ち下がり端にて該外部クロック信号と等しいＨレベ
ル期間を具備する内部クロックを発生させる内部クロッ
ク発生手段とを有し、該内部クロック発生手段にて発生
した内部クロックがクロック信号として前記フリップフ
ロップ部に入力されるフリップフロップ回路において、前記データ不一致検出手段は、排他論理和ゲートからな
り、 前記内部クロック発生手段は、 ゲートが前記排他論理和ゲートの出力端子に接続され、
ソースが高位側電源端子に接続された第１のＰチャネル
型ＭＯＳトランジスタと、 ゲートが前記排他論理和ゲートの出力端子に接続され、
ソースが低位側電源端子に接続された第１のＮチャネル
型ＭＯＳトランジスタと、 ドレインが前記第１のＰチャネル型ＭＯＳトランジスタ
のドレインに接続され、ソースが前記第１のＮチャネル
型ＭＯＳトランジスタのドレインに接続され、ゲートに
前記外部クロック信号が入力される第２のＮチャネル型
ＭＯＳトランジスタと、 ソースが前記低位側電源端子に接続され、ゲートに前記
外部クロック信号が入力される第３のＮチャネル型ＭＯ
Ｓトランジスタと、 ゲートが前記第１のＰチャネル型ＭＯＳトランジスタの
ドレインに接続され、ドレインが前記第３のＮチャネル
型ＭＯＳトランジスタのドレインに接続された第２のＰ
チャネル型ＭＯＳトランジスタと、 ソースが前記高位側電源端子に接続され、ドレインが前
記第２のＰチャネル型 ＭＯＳトランジスタのドレインに
接続され、ゲートに前記外部クロック信号が入力される
第３のＰチャネル型ＭＯＳトランジスタとを有し、 前記第２のＰチャネル型ＭＯＳトランジスタのドレイン
における出力を前記内部クロックとして出力する ことを
特徴とするフリップフロップ回路。 - 【請求項４】 請求項３に記載のフリップフロップ回路
において、 前記内部クロック発生手段は、前記第１のＰチャネル型
ＭＯＳトランジスタのドレインに、第１のインバータの
入力端子と、入力端子が前記第１のインバータの出力端
子に接続された第２のインバータの出力端子とが接続さ
れていることを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14149198A JP3339562B2 (ja) | 1998-05-22 | 1998-05-22 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14149198A JP3339562B2 (ja) | 1998-05-22 | 1998-05-22 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340795A JPH11340795A (ja) | 1999-12-10 |
| JP3339562B2 true JP3339562B2 (ja) | 2002-10-28 |
Family
ID=15293165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14149198A Expired - Fee Related JP3339562B2 (ja) | 1998-05-22 | 1998-05-22 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
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|---|---|---|---|---|
| KR100487654B1 (ko) * | 2002-10-22 | 2005-05-03 | 삼성전자주식회사 | 저전력 플립플롭 회로 |
| KR100532477B1 (ko) * | 2003-10-24 | 2005-12-01 | 삼성전자주식회사 | 입력 신호의 트랜지션 구간에서 안정적으로 동작하는 패스게이트 회로와 이를 구비하는 셀프 리프레쉬 회로 및 패스게이트 회로의 제어방법 |
| JP4702878B2 (ja) * | 2005-02-18 | 2011-06-15 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP4820586B2 (ja) | 2005-06-29 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JPWO2009069597A1 (ja) * | 2007-11-27 | 2011-04-14 | 日本電気株式会社 | 同期化装置および同期化方法 |
| JP5241218B2 (ja) * | 2007-12-12 | 2013-07-17 | 三菱電機株式会社 | 半導体集積回路設計支援システム並びに半導体集積回路設計支援プログラム |
| JP5117957B2 (ja) * | 2008-08-11 | 2013-01-16 | ラピスセミコンダクタ株式会社 | フリップフロップ回路 |
| EP2515437A4 (en) * | 2009-12-18 | 2014-02-26 | Fujitsu Ltd | LOCKING CIRCUIT AND CLOCK SIGNAL CONTROL CIRCUIT |
| JP2014158176A (ja) * | 2013-02-15 | 2014-08-28 | Renesas Electronics Corp | 半導体装置 |
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Family Cites Families (1)
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|---|---|---|---|---|
| JPH10290142A (ja) * | 1997-04-14 | 1998-10-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路のフリップフロップ回路とそのクロック制御回路 |
-
1998
- 1998-05-22 JP JP14149198A patent/JP3339562B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JPH11340795A (ja) | 1999-12-10 |
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