JP2005293353A

JP2005293353A - データ転送回路

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Publication number: JP2005293353A
Application number: JP2004109062A
Authority: JP
Inventors: Atsuhiko Okada; 敦彦岡田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-04-01
Filing date: 2004-04-01
Publication date: 2005-10-20
Anticipated expiration: 2024-04-01
Also published as: JP4364041B2; CN100449518C; US20050220196A1; KR101034338B1; KR20050097449A; US7424059B2; CN1677377A

Abstract

【課題】周期の異なるクロック信号を使用する回路間で、確実にデータを転送することができるデータ転送回路を提供する。
【解決手段】送信部１０は、送信クロック信号clk1に従って送信データinをレジスタ１２に取込んで転送路４に出力すると共に、ストローブ生成カウンタ１１で送信クロック信号clk1のカウントを開始する。カウント値が設定値value に達したときにストローブ信号strobeo を出力する。受信部２０では、受信クロック信号clk2に従って転送データdataiをレジスタ２２に取込む。エッジ検出部２１は、ストローブ信号strobei を検出すると、受信クロック信号１周期分のパルス幅の確定信号valid を生成する。レジスタ２３では、確定信号valid が与えられているときに、受信クロック信号clk2に従ってレジスタ２２から出力されるデータreg2を取込み、受信データreg3として出力する。
【選択図】図１

Description

本発明は、周期の異なるクロック信号を使用する回路間でデータを転送するデータ転送回路に関するものである。

特開２００２−２１５５６８号公報

図２（ａ），（ｂ）は、上記特許文献１に記載された従来の非同期データ転送方法の説明図である。図２（ａ）は、ＬＳＩ内部のＴＣＬＫ（送信側動作クロック）動作部とＲＣＬＫ（受信側動作クロック）動作部の非同期インタフェースの回路構成図、及び同図（ｂ）は、同図（ａ）の動作を示す信号波形図である。

図２（ａ）に示すように、ＴＣＬＫ動作部は、送信側動作クロックＴＣＬＫのタイミングで転送基準信号ＳＴＢＴを出力するフリップフロップ（以下、「ＦＦ」という）１と、この送信側動作クロックＴＣＬＫのタイミングで転送すべき送信データＤＩＴを取込んで転送データＤＯＴとして出力するＦＦ２を有している。転送基準信号ＳＴＢＴと転送データＤＯＴは、転送路３，４を通ってＲＣＬＫ動作部へ転送されるようになっている。転送路３，４は、転送基準信号ＳＴＢＴの遅延に比べて転送データＤＯＴの遅延が大きくなるようにレイアウトされている。

また、ＲＣＬＫ動作部は、転送路３を介して転送されてきた転送基準信号ＳＴＢＲを、受信側動作クロックＲＣＬＫのタイミングで取込んで確定信号ＶＡＬとして出力するＦＦ５と、転送路４から受信した転送データＤＩＲを、この受信側動作クロックＲＣＬＫのタイミングで取込んで出力データＤＯＲを出力するＦＦ６を有している。

この非同期インタフェースでは、転送基準信号ＳＴＢＴの遅延に比べて転送データＤＯＴの遅延が大きく、この遅延時間の差は、転送基準信号ＳＴＢＲのアサートを最初にサンプリングしたクロック・エッジでは、常に有効な転送データＤＩＲがサンプリングできる量となっている。このため、図２（ｂ）に示すように、受信側では、転送基準信号ＳＴＢＲのアサートを検出した受信側動作クロックＲＣＬＫのエッジでサンプリングした転送データＤＩＲを取込み、出力データＤＯＲとして使用すれば良い。上記特許文献１には、これにより非同期回路でありながら同期回路と同等の方法でシミュレーションを行い、回路の正当性の検証が行えると記載されている。

しかしながら、図２（ａ）の非同期インタフェースでは、次のような課題があった。
図３（ａ）〜（ｃ）は、従来の非同期インタフェースの問題点を示す説明図である。

（１）図３（ａ）に示すように、送信側動作クロックＴＣＬＫに対して受信側動作クロックＲＣＬＫの周期の方が長い場合、これらのクロックＴＣＬＫ，ＲＣＬＫが特定の位相関係にある時に、転送基準信号ＳＴＢＲを受信側動作クロックＲＣＬＫで取込むことができない。このため、転送データＤＩＲが遷移しているにもかかわらず、次段のＦＦに出力データＤＯＲを出力することができないことがある。

（２）図３（ｂ）に示すように、送信側動作クロックＴＣＬＫに対して受信側動作クロックＲＣＬＫの周期の方が短い場合、転送データＤＩＲが確定する前に確定信号ＶＡＬが出力されてしまい、次段のＦＦに不確定な出力データＤＯＲを出力してしまうことがある。

（３）図３（ｃ）に示すように、転送基準信号ＳＴＢＲに対して転送データＤＩＲが遅い場合、確定信号ＶＡＬがアクティブになっているにもかかわらず、出力データＤＯＲが更新前のものであったり、不確定なデータとなることがある。

このように、送信側動作クロックＴＣＬＫと受信側動作クロックＲＣＬＫの周期が異なるため、これらのクロックＴＣＬＫ，ＲＣＬＫの位相関係が固定されない。このため、送信側動作クロックＴＣＬＫで駆動される転送データＤＯＴや転送基準信号ＳＴＢＴが、受信側動作クロックＲＣＬＫのタイミングで確実に取込むことができるという論理的な保証がないという課題があった。

本発明は、周期の異なるクロック信号を使用する回路間で、確実にデータを転送することができるデータ転送回路を提供することを目的としている。

本発明は、送信側と受信側の間で周波数の異なるクロック信号を用いてデータの転送を行うデータ転送回路において、送信側は、書込許可信号が与えられたときに、送信クロック信号のタイミングに従って送信データを取込んで転送路に出力する第１のレジスタと、前記書込許可信号が与えられたときに、ストローブ信号の送信と前記送信クロック信号のカウントを開始し、該送信クロック信号のカウント値が設定値に達したときに該ストローブ信号の送信を停止するストローブ生成部とを備え、受信側は、受信クロック信号のタイミングに従って前記転送路上のデータを取込んで保持する第２のレジスタと、前記ストローブ信号を受信して該ストローブ信号の停止を検出したときに、前記受信クロック信号の１周期分のパルス幅を有する確定信号を出力するエッジ検出部と、前記確定信号が与えられているときに、前記受信クロック信号のタイミングに従って前記第２のレジスタに保持されているデータを取込んで受信データとして出力する第３のレジスタとを備えたことを特徴としている。

本発明では、データの送信側に、送信データの転送路への出力と同時に受信側へストローブ信号の送信を開始し、送信クロック信号のカウント値が設定値に達したときにこのストローブ信号の送信を停止するストローブ生成部を設けている。また、データの受信側に、ストローブ信号の停止を検出したときに、受信クロック信号の１周期分のパルス幅を有する確定信号を出力するエッジ検出部と、この確定信号が与えられているときに、受信クロック信号のタイミングに従ってデータを取込んで受信データを出力するレジスタを設けている。これにより、送信側と受信側のクロック周波数が異なっていても、データの転送遅延のばらつきに影響されずに、確実なデータ転送ができるという効果がある。

送信側は、送信クロック信号に従って送信データを転送路に出力すると共に、この送信クロック信号のカウントを開始し、そのカウント値が制御装置から与えられる設定値に達したときに受信側に対してデータの受信を指示する。受信側は、送信側からの指示に従って、受信クロック信号の１周期分のパルス幅を有する確定信号を生成し、この確定信号が与えられているときに、受信クロック信号に従って前記転送路上のデータを取込んで受信データとする。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すデータ転送回路の構成図である。
このデータ転送回路は、送信部１０及び受信部２０と、これらの間を接続するストローブ信号用の転送路３及び複数のデータを並列に転送する転送路４とで構成されている。

送信部１０は、ストローブ生成カウンタ１１とレジスタ１２を有している。
ストローブ生成カウンタ１１は、設定値value と、書込制御信号weと、送信クロック信号clk1が与えられ、ストローブ信号strobeo を出力するものである。このストローブ生成カウンタ１１では、書込制御信号weがアクティブになると、次の送信クロック信号clk1の立上がりのタイミングでストローブ信号strobeo をアクティブにして出力し、送信クロック信号clk1のカウントを開始する。そして、そのカウント値が設定値value に達したときに、ストローブ信号strobeo を非アクティブにするものである。ストローブ信号strobeo は、この送信部１０に接続された転送路３に出力されるようになっている。

レジスタ１２は、書込制御信号weがアクティブの時に、送信クロック信号clk1の立上がりのタイミングで送信データinを取込んで保持し、転送データdatao として転送路４に出力するものである。

一方、受信部２０は、エッジ検出器２１とレジスタ２２，２３を有している。
エッジ検出器２１は、ストローブ信号strobei と受信クロック信号clk2が与えられ、確定信号valid を出力するものである。このエッジ検出器２１では、転送路３から受信したストローブ信号strobeiが非アクティブになった後の、次の受信クロック信号clk2の立上がりのタイミングで、この受信クロック信号clk2の１周期分のパルス幅を有する確定信号valid を出力するようになっている。

レジスタ２２は、受信クロック信号clk2の立上がりのタイミングで、転送路４から受信した転送データdatai を取込んで保持し、データreg2として出力するものである。また、レジスタ２３は、確定信号valid が与えられている時に、受信クロック信号clk2の立上がりのタイミングで、レジスタ２２のデータreg2を取込んで保持し、受信データreg3として出力するものである。

なお、ストローブ生成カウンタ１１に対する設定値value は、送信クロック信号clk1と受信クロック信号clk2の周期に応じて、エッジ検出器２１がストローブ信号strobei のエッジを検出できるように予め定められている。また、転送路３におけるストローブ信号strobei の遅延時間は、転送路４における転送データdatai の遅延時間よりも長くなるように設定されている。

図４（ａ），（ｂ）は、図１のデータ転送回路の動作を示す信号波形図である。
図４（ａ）は、送信クロック信号clk1の周期が受信クロック信号clk2よりも短い場合の動作を示している。

まず、送信部１０において、書込制御信号weがアクティブ（“Ｈ”）となり、送信データinが“Ｄ１”に遷移する。その後の送信クロック信号clk1の立上がりのタイミングで、送信データinがレジスタ１２に取込まれると共に、ストローブ信号strobeo がアクティブになって転送路３に出力される。また、レジスタ１２に取込まれた送信データin（“Ｄ１”）は、転送データdatao として転送路４に出力される。

ストローブ信号strobeo と転送データdatao は、転送路３，４を通って受信部２０へ、それぞれストローブ信号strobei と転送データdatai として与えられる。

受信部２０では、転送路３を介して転送されたストローブ信号strobei がエッジ検出器２１に与えられる。この時点では、ストローブ信号strobei は“Ｈ”であるので、エッジ検出器２１の出力信号は“Ｌ”となって、確定信号valid は出力されない。

また、転送路４を介して転送された転送データdatai （“Ｄ１”）は、受信クロック信号clk2 の立上がりのタイミングでレジスタ２２に取込まれる。レジスタ２２に取込まれたデータreg2は、レジスタ２３の入力端子Ｄに与えられる。

次に、送信クロック信号clk1のクロック数が設定値value に達すると、送信部１０のイネーブル生成カウンタ１１から出力されているストローブ信号strobeo が、非アクティブ（“Ｌ”）となって停止される。

受信部２０のエッジ検出器２１では、ストローブ信号strobei の停止が検出されると、その後の受信クロック信号clk2の立上がりのタイミングで、確定信号valid が“Ｈ”となって出力される。これにより、レジスタ２３の動作が可能になるので、次の受信クロック信号clk2の立上がりのタイミングで、レジスタ２２から与えられているデータreg2が、このレジスタ２３に取込まれる。同時に、確定信号valid は“Ｌ”に戻る。これにより、レジスタ２３から出力される受信データreg3は、“Ｄ１”となる。

図４（ｂ）は、送信クロック信号clk1の周期が受信クロック信号clk2よりも長い場合の動作を示している。この場合も、動作は前述の図４（ａ）と同じであり、受信部２０側のレジスタ２２に確定した転送データdatai が取込まれた後、確定信号valid が出力され、レジスタ２２に取込まれたデータreg2が、受信クロック信号clk2のタイミングに従ってレジスタ２３に取込まれて受信データreg3として出力される。

以上のように、この実施例１のデータ転送回路は、送信部１０から出力するストローブ信号strobeo のパルス幅を大きくし、受信部２０では受信したストローブ信号strobei が停止された後の受信クロック信号clk2のタイミングで、受信した転送データdatai を取込むようにしているので、送信側と受信側のクロック信号の周期が異なっていても、確実にデータを転送することができるという利点がある。

なお、送信部１０のストローブ生成カウンタ１１に対する設定値value は、固定値ではなく、マイクロコンピュータ等の制御装置から制御するようにしても良い。これにより、クロック信号の周波数に応じて最適な効率を確保することができる。例えば、送信クロック信号clk1はバスクロック、受信クロック信号clk2がＵＳＢ用の１２ＭＨｚとする。この場合、送信クロック信号clk1が通常動作の６０ＭＨｚのときには、設定値value を５にする必要があるが、低消費電力モードの６ＭＨｚのときには１に設定すれば良いので、不必要にデータ転送が遅れることがなくなる。

図５は、本発明の実施例２を示すデータ転送回路の構成図である。
このデータ転送回路は、図１中の受信部２０に代えて、構成の異なる受信部２０Ａを設けたものである。この図５において、図１中の要素と共通の要素には共通の符号が付されている。

受信部２０Ａは、図１と同様のエッジ検出器２１を有しており、このエッジ検出器２１から出力される確定信号valid がゲート２４に与えられるようになっている。ゲート２４は、例えば論理積ゲートで構成され、確定信号valid が出力されているとき（“Ｈ”のとき）に、受信クロック信号clk2を受信タイミング信号としてレジスタ２２のクロック端子に与えるものである。レジスタ２２の入力端子Ｄには、転送路４から受信した転送データdatai が与えられ、このレジスタ２２の出力端子から受信データreg2が出力されるようになっている。

図６は、図５のデータ転送回路の動作を示す信号波形図である。
このデータ転送回路の動作は、確定信号valid が“Ｈ”の期間でのみ、転送データdatai がレジスタ２２へ取込まれて受信データreg2の更新が行われることであり、その他の動作は、図１における動作と同じである。

以上のように、この実施例２のデータ転送回路は、転送データdatai のレジスタ２２への取込みを、確定信号valid が“Ｈ”の期間のみに限定するゲート２４を有している。これにより、受信データreg2が不要なデータ遷移を起こさないので、実施例１の利点に加えて、不安定なデータを受信することがなく、かつ、不必要なクロック動作による消費電力の増加を抑えることができるという利点がある。

図７は、本発明の実施例３を示すデータ転送回路の構成図である。
このデータ転送回路は、ｎビットのデータを並列に転送するもので、送信側には、各データビットに対応した送信部３０_ｉ（ｉ＝１〜ｎ）と、各データビットに共通の取込指示手段（例えば、ストローブ生成器３３）を備え、受信側には、各データビットに対応した受信部４０_ｉと、各データビットに共通の確定信号生成手段（例えば、確定信号生成器４３）を備えている。

各送信部３０_ｉは、書込制御信号weがアクティブのときに、送信データin[i] を送信クロック信号clk1のタイミングで取込んで保持・出力する並列送信手段（例えば、レジスタ３１_ｉ）と、このレジスタ３１_ｉから出力される転送データdatao[i]と受信側から転送されてきた応答信号reg2[i] をビット毎に比較する送達確認手段（例えば、トグル検出器３２_ｉ）で構成されている。

トグル検出器３２_ｉは、フリップフロップ等で構成され、現在の転送データdatao[i]を記憶しておき、次の送信クロック信号clk1のタイミングに従ってレジスタ３１_ｉから出力される転送データdatao[i]が変化したときにトグル信号togl[i] を“Ｈ”にして出力する機能に加え、対応する受信部４０_ｉから転送された応答信号reg2[i] が転送データdatao[i]に一致したときに、トグル信号togl[i] の出力を停止する（“Ｌ”にする）機能を有している。

ストローブ生成器３３は、各送信部３０_ｉのトグル検出器３２_ｉから出力されるトグル信号togl[i] をモニタし、１ビットでもトグル信号togl[i] が出力されると、次の送信クロック信号clk1のタイミングでストローブ信号strobeo を生成して出力するものである。ストローブ生成器３３は、受信側の確定信号生成器４３から応答信号strobe-hi が与えられたときには、出力していたストローブ信号strobeo を停止するようになっている。

各受信部４０_ｉは、転送路を介してレジスタ３１_ｉから転送されてきた転送データdatai[i]を、受信クロック信号clk2のタイミングで取込んで保持・出力する並列受信手段（例えば、レジスタ４１_ｉ）と、確定信号生成器４３から確定信号valid が出力されているときに、このレジスタ４１_ｉから出力されるデータreg2[i] を、受信クロック信号clk2のタイミングで取込んで保持・出力する出力手段（例えば、レジスタ４２_ｉ）で構成されている。レジスタ４１_ｉから出力されるデータreg2[i] は、レジスタ４２_ｉに与えられると共に、応答信号reg2[i] としてトグル検出器３２_ｉに転送されるようになっている。また、レジスタ４２_ｉからは、受信データreg3[i] が出力されるようになっている。

確定信号生成器４３は、転送路を介してストローブ生成部３３から転送されてきたストローブ信号strobei が“Ｈ”になったときに、応答信号strobe-hi を出力するものである。また、確定信号生成器４３は、ストローブ信号strobei が“Ｌ”になると、応答信号strobe-hi の出力を停止すると共に、次の受信クロック信号clk2の立上がりのタイミングで、この受信クロック信号clk2の１周期分のパルス幅を有する確定信号valid を出力するようになっている。

図８は、図７のデータ転送回路の動作を示す信号波形図である。
この図８は、２ビットの転送データの遅延時間が異なる場合について説明している。

まず、送信部３０において、書込制御信号weが“Ｈ”となって送信クロック信号clk1が立上がると、送信データin[1] ，in[2] がレジスタ３１_１，３１_２に取込まれ、転送データdatao[1]，datao[2]が更新されて受信側へ転送される。これと同時に、トグル検出器３２_１，３２_２では、転送データdatao の変化が検出され、トグル信号togl[1] ，togl[2] が出力される。

次の送信クロック信号clk1の立上がりにおいて、ストローブ生成器３３からストローブ信号strobeo が生成され、受信側へ転送される。

一方、受信側では、受信クロック信号clk2の立上がりのタイミング毎に、転送路上の信号がそれぞれレジスタ４１_１，４１_２に取込まれる。この時、転送データdatai[1]，datai[2]の転送路における遅延時間が異なるので、レジスタ４１_１，４１_２から出力されるデータreg2[1] ，reg2[2] の更新タイミングも異なる。受信されたデータreg2[1] ，reg2[2] は、それぞれレジスタ４２_１，４２_２に与えられると共に、応答信号reg2[1] ，reg2[2] としてトグル検出器３２_１，３２_２に転送される。

また、転送路を介して送られてきたストローブ信号strobei が確定信号生成器４３へ与えられると、受信クロック信号clk2の立上がりのタイミングで、この確定信号生成器４３からストローブ生成部３３に対して応答信号strobe-hi が出力される。

遅延時間の長い応答信号reg2[2] がトグル検出器３２_２に到着すると、ストローブ検出器３３に与えられているすべてのトグル信号togl[1] ，togl[2] が停止される。これにより、ストローブ生成器３３のストローブ信号strobeo も停止する。そして、確定信号生成部４３に与えられるストローブ信号strobei が停止すると、この確定信号生成部４３から出力されている応答信号strobe-hi が停止されると共に、受信クロック信号clk2の１周期分のパルス幅を有する確定信号valid が出力される。

確定信号valid は、レジスタ４２_１，４２_２のイネーブル端子Ｅに与えられるので、レジスタ４１_１，４１_２から出力されているデータreg2[1] ，reg2[2] が、次の受信クロック信号clk2のタイミングで、これらのレジスタ４２_１，４２_２によって保持され、受信データreg3として出力される。

以上のように、この実施例３では、送信データin[i] の各ビット毎に受信側からフィードバックされた応答信号reg2[i] との一致を確認するトグル検出器３２_ｉと、すべてのビットの転送が確認されるまでストローブ信号strobeo を出力するストローブ生成器３３と、受信したストローブ信号strobei が停止したときにレジスタ４２_ｉに対して確定信号valid を出力する確定信号生成器４３を有している。このようなハンドシェーク機構により、クロック信号の周波数の相違や、転送データの遅延時間のばらつきに影響されず、確実にデータ転送を行うことができるという利点がある。特に、製造プロセスにおける些細な欠陥（例えば、スルーホール抵抗値の異常）で転送路の遅延時間が増加した場合でも、確実なデータ転送を行うことができるので、歩留まりの低下を抑制することができるという利点がある。

なお、ハンドシェークのための構成や方法は、この実施例３で説明したものに限定されない。例えば、送信側において、転送データの全ビットに対する受信側からの返送データを確認して受信完了を検出したときに、受信側にストローブ信号を転送して受信データの取込みを指示するような構成にすることもできる。

本発明の実施例１を示すデータ転送回路の構成図である。従来の非同期データ転送方法の説明図である。従来の非同期インタフェースの問題点を示す説明図である。図１のデータ転送回路の動作を示す信号波形図である。本発明の実施例２を示すデータ転送回路の構成図である。図５のデータ転送回路の動作を示す信号波形図である。本発明の実施例３を示すデータ転送回路の構成図である。図７のデータ転送回路の動作を示す信号波形図である。

符号の説明

３，４転送路
１１ストローブ生成カウンタ
１２，２２，２３，３１，４１，４２レジスタ
２１エッジ検出器
２４ゲート
３０送信部
３２トグル検出器
３３ストローブ生成器
４０受信部
４３確定信号生成器

Claims

送信側と受信側の間で周波数の異なるクロック信号を用いてデータの転送を行うデータ転送回路であって、
送信側は、
書込許可信号が与えられたときに、送信クロック信号のタイミングに従って送信データを取込んで転送路に出力する第１のレジスタと、
前記書込許可信号が与えられたときに、ストローブ信号の送信と前記送信クロック信号のカウントを開始し、該送信クロック信号のカウント値が設定値に達したときに該ストローブ信号の送信を停止するストローブ生成部とを備え、
受信側は、
受信クロック信号のタイミングに従って前記転送路上のデータを取込んで保持する第２のレジスタと、
前記ストローブ信号を受信して該ストローブ信号の停止を検出したときに、前記受信クロック信号の１周期分のパルス幅を有する確定信号を出力するエッジ検出部と、
前記確定信号が与えられているときに、前記受信クロック信号のタイミングに従って前記第２のレジスタに保持されているデータを取込んで受信データとして出力する第３のレジスタとを備えた、
ことを特徴とするデータ転送回路。
送信側と受信側の間で周波数の異なるクロック信号を用いてデータの転送を行うデータ転送回路であって、
送信側は、
書込許可信号が与えられたときに、送信クロック信号のタイミングに従って送信データを取込んで転送路に出力する第１のレジスタと、
前記書込許可信号が与えられたときに、ストローブ信号の送信と前記送信クロック信号のカウントを開始し、該送信クロック信号のカウント値が設定値に達したときに該ストローブ信号の送信を停止するストローブ生成部とを備え、
受信側は、
前記ストローブ信号を受信して該ストローブ信号の停止を検出したときに、前記受信クロック信号の１周期分のパルス幅を有する確定信号を出力するエッジ検出部と、
前記確定信号が与えられているときに、前記受信クロック信号を受信タイミング信号として出力するゲートと、
前記受信タイミング信号に従って前記転送路上のデータを取込んで受信データとして出力する第２のレジスタとを備えた、
ことを特徴とするデータ転送回路。
前記設定値は任意に設定できることを特徴とする請求項１または２記載のデータ転送回路。
送信側と受信側の間で周波数の異なるクロック信号を用いて複数ビットのデータを並列に転送するデータ転送回路であって、
送信側は、
書込許可信号が与えられたときに、送信クロック信号のタイミングに従って複数ビットの送信データを取込んで転送路に並列に送信する並列送信手段と、
前記並列送信手段から並列に送信された信号と受信側から転送されてきた複数ビットの第１の応答信号をビット毎に比較し、全ビットが一致したときに送達信号を出力する送達確認手段と、
前記送達信号が与えられたときに取込指示信号の送信を開始し、第２の応答信号を受信したときに該取込指示信号の送信を停止する取込指示手段とを備え、
受信側は、
受信クロック信号のタイミングに従って前記転送路上のデータを並列に取込んで保持すると共に、該保持したデータを前記第１の応答信号として送信側に転送する並列受信手段と、
前記取込指示信号を受信したときに、前記受信クロック信号の１周期分のパルス幅を有する確定信号を出力すると共に、前記第２の応答信号を送信する確定信号生成手段と、
前記確定信号が与えられているときに、前記受信クロック信号のタイミングに従って前記並列受信手段に保持されているデータを並列に取込んで受信データとして出力する出力手段とを備えた、
ことを特徴とするデータ転送回路。