CN220820664U - 一种i2c从设备检测电路 - Google Patents

Abstract

本申请实施例提供一种I2C从设备检测电路，设置在从机侧，通过简单的元器件的配合，可直接获取I2C主机的SCL信号和SDA信号的电平变化，进而检测所述I2C总线的通信开始标志和通信结束标志；以及通过设置延时单元和/或信号均衡单元，保证信号的完整性，使得I2C总线状态检测稳定可靠，电路实现简单，降低了功耗和面积开销。

Description

一种I2C从设备检测电路

技术领域

本申请涉及微电子技术领域，尤其涉及一种I2C从设备检测电路。

背景技术

I2C(Inter-Integrated Circuit)总线是嵌入式系统设计中经常被用到的一种串行通讯总线。它基于串行时钟(Serial Clock Line，简称为SCL)和串行数据(SerialDataLine，简称为SDA)双线联机，以主从方式实现多个互联器件之间的双向数据通讯。

传统的I2C从机控制电路需要配备一个常驻时钟来检测I2C通信的起始信号和结束信号，规模大且功耗高。

实用新型内容

本申请实施例提供一种I2C从设备检测电路，能够免去I2C从设备数字电路设计中的常驻时钟，降低了常驻时钟造成的成本和功耗。

第一方面，本申请实施例提供了一种I2C从设备检测电路，所述电路包括：第一延时模块、检测模块、第二延时模块和标志产生模块；

所述第一延时模块的输入端与I2C主机的SDA信号线相连接，所述第一延时模块的输出端与所述检测模块的输入端相连接，所述第一延时模块向所述检测模块输出两路具有相差的信号；

所述第二延时模块的输入端与所述I2C主机的SCL信号线相连接；

所述标志产生模块的输入端分别与所述检测模块的输出端和所述第二延时模块的输出端连接，以根据SDA信号线和SCL信号线的电平情况生成对应的通信开始标志和通信结束标志；

标志产生模块的输出端连接从设备，以向所述从设备发送生成的所述通信开始标志或所述通信结束标志。

本申请所提供的电路设置在从机侧，具体是基于第一延时模块、检测模块、第二延时模块和标志产生模块的配合工作，代替常驻时钟，直接通过SCL信号和SDA信号之间的关系和电平变化，检测所述I2C总线的通信开始标志和通信结束标志，使得I2C总线状态检测稳定可靠，电路实现简单，降低了成本、功耗和面积开销，进一步通过所述第一延时模块调整I2C主机的SDA信号线上的电平信号的占空比，进而使所述检测模块更清晰、更快速的检测电平信号变化，提高所述标志产生模块的标志产生的准确性。

可选的，所述第一延时模块包括串联的第一延时单元和第二延时单元，所述第一延时单元的输入端与所述I2C主机的SDA信号线相连接，所述第一延时单元的输出端与所述第二延时单元的输入端和所述检测模块的输入端相连接，所述第二延时单元的输出端与检测模块的输入端相连接。

可选的，所述检测模块包括逻辑门电路，所述逻辑门电路由一个或多个逻辑门组成，所述逻辑门电路包括第一输入端、第二输入端和一个输出端，所述第一输入端与所述第一延时单元的输出端相连接，所述第二输入端与所述第二延时单元的输出端相连接，所述逻辑门的输出端与标志产生模块的输入端相连接。

可选的，所述逻辑门电路包括异或门，所述第一延时单元的输出端与所述第二延时单元的输入端和所述异或门的第一输入端相连接，所述第二延时单元的输出端与所述异或门的第二输入端相连接，所述异或门的输出端与标志产生模块的输入端相连接。

可选的，所述逻辑门电路包括第一反向门和与门，所述第一延时单元的输出端分别与第一反向门的输入端和所述第二延时单元的输入端连接，所述第一反向门的输出端与所述与门的第一输入端连接，所述第二延时单元的输出端与所述与门的第二输入端连接，所述与门的输出端与标志产生模块的输入端相连接。

可选的，所述逻辑门电路包括第一反向门、第二反向门和或门，所述第一延时单元的输出端分别与所述或门的第一输入端和所述第二延时单元的输入端连接，所述第二延时单元的输出端与所述第一反向门的输入端相连接，所述第一反向门的输出端与所述或门的第二输入端连接，所述或门的输出端与第二反向门的输入端连接，所述第二反向门的输出端与标志产生模块的输入端相连接。

可选的，所述逻辑门电路包括第一反向门和或非门，所述第一延时单元的输出端分别与所述或非门的第一输入端和所述第二延时单元的输入端连接，所述第二延时单元的输出端与所述第一反向门的输入端相连接，所述第一反向门与所述或非门的第二输入端连接，所述或非门的输出端与标志产生模块的输入端连接。

可选的，所述电路还包括干扰滤波模块，所述标志产生模块通过所述干扰滤波模块连接从设备。

可选的，所述电路还包括第一信号均衡模块、第二信号均衡模块，所述第一信号均衡模块的输入端与所述SDA信号线相连接，所述第一信号均衡模块的输出端与所述第一延时模块的输入端相连接，所述第二信号均衡模块与所述第一延时模块的输出端相连接，所述第二信号均衡模块的输出端与所述检测模块的输入端相连接。

可选的，所述电路还包括第三信号均衡模块和第四信号均衡模块，所述第三信号均衡模块的输入端与所述SCL信号线相连接，所述第三信号均衡模块的输出端与所述第二延时模块的输入端相连接，所述第四信号均衡模块的输入端与所述第二延时模块的输出端相连接，所述第四信号均衡模块的输出端与所述标志产生模块的输入端相连接。

本申请实施例所提供的电路设置在从机侧，通过简单、少量的元器件的配合，可直接获取I2C主机的SCL信号和SDA信号的电平变化，进而检测所述I2C总线的通信开始标志和通信结束标志；以及通过设置延时单元和/或信号均衡单元，保证信号的完整性，使得I2C总线状态检测稳定可靠，电路实现简单，降低了成本、功耗和面积开销。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

下面将对实施例描述中所需要使用的附图作简单的介绍。

图1是本申请提供的相关技术中一种可能的I2C协议起始信号的检测电路的结构图；

图2是本申请提供的相关技术中一种可能的I2C协议结束信号的检测电路的结构图；

图3是本申请实施例提供的一种I2C从设备检测电路的结构示意图；

图4是本申请实施例提供的一种I2C协议起始和结束的信号波形图；

图5是本申请实施例提供的第一延时模块的结构示意图；

图6是本申请实施例提供的又一种I2C从设备检测电路的结构示意图；

图7是本申请实施例提供的又一种I2C从设备检测电路的结构示意图。

具体实施方式

下面结合附图对本申请实施例进行详细介绍。

本申请的说明书和权利要求书及所述附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选的还包括没有列出的步骤或单元，或可选的还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面对本申请实施例应用的系统架构进行介绍。需要说明的是，本申请描述的系统架构及业务场景是为了更加清楚的说明本申请的技术方案，并不构成对于本申请提供的技术方案的限定，本领域普通技术人员可知，随着系统架构的演变和新业务场景的出现，本申请提供的技术方案对于类似的技术问题，同样适用。

I2C(Inter-Integrated Circuit)是一种串行总线接口，能够有效实现集成电路之间的控制。它具有以下特点：

1、简单、强大而灵活的通讯接口，只要两条总线线路：串行数据线SDA，串行时钟线SCL。

2、双向传输，支持主机和从机操作，允许总线上的器件工作于发送器模式或接收器模式。

3、在总线工作的某个时刻，每一个器件都可能但只能有一个工作于主机模式，其它的则工作于从机模式。

一般来说，当前常用的检测I2C协议的信号变化是通过常驻时钟的脉动下连续抓取SDA信号线和SCL信号线的信号，通过两次相邻周期抓取的信号作逻辑判断从而检测出起始和结束信号，对应的检测电路如图1和图2所示；

其中，图1和图2中的D触发器DFF0和D触发器DFF1在常驻时钟的驱动下，将SDA信号线上的值暂存，通过后续的反相器(INV0)、与门(AND0)、与门(AND1)作组合逻辑检测出I2C起始信号和I2C结束信号。

这样的电路需要配备一个常驻时钟来检测I2C通信的起始信号和结束信号，规模大且功耗高。

针对上述问题，本申请提供了一种I2C从设备检测电路，应用于从设备，请参阅图3，图3为本申请实施例提供的一种I2C从设备检测电路的结构示意图，具体如下：

如图3所示，第一延时模块、检测模块、第二延时模块和标志产生模块；

所述第一延时模块的输入端与I2C主机的SDA信号线相连接，所述第一延时模块将所述SDA信号线上的电平信号作出相差，以向所述检测模块输出两路具有相差的信号，进而使所述检测模块获取到的SDA信号线上的电平信号具有匹配所述检测模块检测使用的相位和占空比；

所述检测模块的输入端与所述第一延时模块的输出端相连接，以检测所述SDA信号线上的电平变化；所述第二延时模块的输入端与所述I2C主机的SCL信号线相连接，所述第二延时模块的输出端与所述标志产生模块的输入端相连接，以使所述标志产生模块能够检测所述SCL信号线上的电平；所述标志产生模块的输入端分别与所述检测模块的输出端和所述第二延时模块的输出端连接，以根据SDA信号线和SCL信号线的电平情况生成对应的通信开始标志和通信结束标志；

标志产生模块的输出端连接从设备，所述从设备通过所述标志产生模块生成的通信开始标志和通信结束标志进行通信控制，所述通信包括所述从设备与所述从设备对应的主设备之间的通信，可选的，所述标志产生模块的输出端连接从设备的其他电路，例如有限状态机等。

本申请实施例中的所述第一延时模块用于使获取的所述SDA信号线上的电平变化在后续模块使用时有相位差，保证信号的完整性，从而使后续模块能够准确地检测到I2C总线上的电平变化。

在一种可选的实施方式中，所述第一延时模块的前后分别设有第一信号均衡模块和第二信号均衡模块，所述第一信号均衡模块的输入端与所述SDA信号线相连接，所述第一信号均衡模块的输出端与所述第一延时模块的输入端相连接，所述第二信号均衡模块与所述第一延时模块的输出端相连接，所述第二信号均衡模块的输出端与所述检测模块的输入端相连接，上述的信号均衡模块主要起到增加电平信号的延时的作用，进一步的使后续模块清晰的感知到信号线上的电平变化，以及提高第一延时模块对于信号跳变所需的时间的容忍度。

所述标志产生模块用于检测发生在SDA信号线和SCL信号线的所有信号组合，产生所有符合I2C协议START或STOP信令的场景的标志。

由于从机针对START通信开始信令的获取具体是在SCL信号线为高电平时，SDA信号线电平由高变低的情况下获取的，针对STOP通信结束信令的获取具体是在SCL信号线为高电平时，SDA信号线电平由低变高的情况下获取的，信号线的电平变化具体请参见图4，图4为本申请实施例提供的一种I2C协议起始和结束的信号波形图，故所述电路设置了检测模块检测SDA信号线的电平的低变高或高变低的变化，从而使标志产生模块生成对应的通信开始标志和通信结束标志。

请参阅图5，图5为本申请实施例提供的第一延时模块的结构示意图，在图5中，所述的第一延时模块包括串联的第一延时单元和第二延时单元；

具体的，所述第一延时单元用于保证与I2C主机连接的SDA信号线上的低电平产生的信号传输至检测模块时具有超过预设阈值的占空比；所述预设阈值指的是电平信号在到达检测模块时的相位差能够满足检测模块的检测需求，一般来说，信号线上的电平信号变化较快，需要时钟辅助进行检测，而本申请实施例通过延时模块和检测模块的配合，取代了常驻时钟，因此，所述延时模块的主要作用是保证检测模块能够准确无误的捕捉到信号线上的电平变化。

所述第二延时单元用于保证与I2C主机连接的SDA信号线上的高电平产生的信号传输至检测模块时具有超过所述预设阈值的占空比；

可以理解的是，所述第一延时单元和所述第二延时单元通过调节不同的单元延时的不同，调节所述I2C的通信速率，增加高电平信号和低电平信号之间的相差，进而使后续模块感知到的所述SDA信号线上的电平信号的时延增加。

通过上述设置，使与所述SDA信号线连接的第一延时单元和第二延时单元感知所述SDA信号线上的电平变化，保证信号的完整性，从而使后续模块能够准确地检测到I2C总线上的START信令和STOP信令。

需要说明的是，起始和停止条件是由主机产生，在起始条件后认为总线处于忙状态，在停止条件后到下一个起始条件之间的这段时间认为总线处于空闲状态。

为了进一步增加信号延时的长度，适配更多的电路构造需求，在一种可选的实施方式中，上述实施例中的所述第一延时单元和/或第二延时单元包括多个延时子单元，其中，所述多个延时子单元串联，串联的多个延时子单元中两端的两个延时子单元中，一个连接所述第一延时单元，另一个连接所述第二延时单元，通过设置在SDA信号线上的多个延时单元进一步增加所述SDA信号线上的信号的延时，可选的，所述延时子单元的数量越多，可以提供越多不同相差的信号，为后续的识别做出更多可能，并可方便适配不同的电路设计。

在图3中，所述I2C从设备检测电路还包括第二延时模块，所述第二延时模块设置在SCL信号线上，所起到的作用与所述第一延时模块类似，但主要用于调整所述SCL信号线上的电平信号的占空比。

仍需说明的是，由于I2C协议的起始信令和结束信令，所述SCL信号线均为高电平，因此，所述SCL信号线上的所述第二延时模块主要用于使所述SCL信号线上的高电平信号的时延增加，以使后续的标志产生模块更好的甄别SCL信号线上的电平信号。

所述第二延时模块设置在所述I2C主机的SCL信号线上，所述第二延时模块的输入端与所述I2C主机的SCL信号线相连接，所述第二延时模块的输出端与所述标志产生模块的输入端相连接。

在一种可选的实施方式，所述电路还包括第三信号均衡模块和第四信号均衡模块，所述第三信号均衡模块的输入端与所述SCL信号线相连接，所述第三信号均衡模块的输出端与所述第二延时模块的输入端相连接，所述第四信号均衡模块的输入端与所述第二延时模块的输出端相连接，所述第四信号均衡模块的输出端与所述标志产生模块的输入端相连接；所述第三信号均衡模块和所述第四信号均衡模块的作用与上述的第一信号均衡模块和第二信号均衡模块类似。

在一种可选的实施方式中，所述电路还包括干扰滤波模块，所述干扰滤除模块用于进行干扰信息滤除，确保I2C协议功能正确，请参阅图6，图6为本申请实施例提供的又一种I2C从设备检测电路的结构示意图，如图6所示，所述干扰滤波模块的输入端与所述标志产生模块的输出端连接，所述干扰滤波模块的输出端与从设备/从设备的其他电路连接。

在一种可选的实施方式中，所述标志产生模块包括开始状态检测单元和结束状态检测单元；

可选的，所述开始状态检测单元，配置为：当SDA信号线上的信号的下降沿到来时，如果SCL信号为高电平，则将所述SDA信号线上的信号的下降沿确定为所述I2C总线通信结束的标志；

所述结束状态检测单元，配置为：当SDA信号线上的信号的上升沿到来时，如果SCL信号为高电平，则将SDA信号线上的信号的上升沿确定为所述I2C总线通信结束的标志。

在一种可选的实施方式中，所述I2C从设备检测电路还包括外围电路，所述外围电路包括有限状态机模块、寄存器模块等与从机相关的模块，可以理解的是，上述实施例中涉及的I2C从设备检测电路可替换常驻时钟和对应的信号检测模块，进而设置在各种I2C从机的电路构造中，节省成本和能耗。

在一种可选的实施方式中，所述检测模块包括逻辑门电路，所述逻辑门电路包括一个或多个逻辑门，所述逻辑门包括第一输入端、第二输入端和一个输出端，所述第一输入端与所述第一延时单元的输出端相连接，所述第二输入端与所述第二延时单元的输出端相连接，所述逻辑门的输出端与标志产生模块的输入端相连接，需要说明的是，所述逻辑门电路可以由与门、或门、反向门、异或门、或非门等逻辑门中的一个或多个构成。

以逻辑门电路由一个异或门构成为例，请参见图7，图7为本申请实施例提供的又一种I2C从设备检测电路的结构示意图，在图7中，上述的第一延时模块包括第一延时单元和第二延时单元，上述的检测模块包括逻辑门电路，所述逻辑门电路包括异或门；所述第一延时单元的输出端还与所述异或门的第一输入端相连接，所述第二延时单元的输出端连接所述异或门的第二输入端，所述异或门的输出端与标志产生模块的输入端相连接；

图7中的电路中，标志产生模块包括锁存器，所述锁存器的D端连接异或门的输出端，所述锁存器的CL端连接第二延时模块的输出端，可以理解的是，所述标志产生模块在本实施例中具有两个输入端，分别用于连接所述检测模块和所述第二延时模块。

在本实施方式中，SDA信号线上的第一延时单元、第二延时单元和异或门共同构成了判断SDA线上的高电平-低电平或低电平-高电平的基础逻辑，例如，第一延时单元首先获取的低电平信号，间隔一定时间后，第二延时单元获取了SDA线上的高电平信号，在将这些电平变化经过延时后传输至异或门，这就相当于是异或门获得“低电平-高电平”的变化过程，由于电平不同，异或门输出高电平1，所述异或门将所述高电平1传输至所述锁存器的D端，具体是，将SDA信号线上的电平信息送入第一延时单元、第二延时单元和异或门后，产生一段窄脉冲信号，所述窄脉冲信号输入至所述锁存器的D端，经过预设条件的判断后，确定了I2C主机的通信结束，对应生成通信结束标志。

在又一种可选的实施方式中，所述逻辑门电路包括第一反向门和与门，在本实施方式中，所述第一延时单元的输出端分别与第一反向门的输入端和所述第二延时单元的输入端连接，所述第一反向门的输出端与所述与门的第一输入端连接，所述第二延时单元的输出端与所述与门的第二输入端连接，所述与门的输出端与标志产生模块的输入端相连接，在本实施方式中，SDA信号线上的所述第一延时单元、所述第二延时单元、所述第一反向门和所述与门共同构成了判断SDA线上的高电平-低电平或低电平-高电平的基础逻辑；

以SDA信号线上的电平变化“低电平-高电平”为例，在信号线上的电平为低电平时，所述与门的第一输入端接收到了所述第一延时单元经第一反向门输出的高电平，所述与门的第二输入端接收到了所述第二延时单元输出的低电平，在这种情况下，所述与门输出的低电平；

在SDA信号线的电平为“低电平-高电平”时，所述与门的第一输入端接收到了所述第一延时单元经第一反向门输出的高电平，所述与门的第二输入端接收到了所述第二延时单元输出的高电平，在这种情况下，所述与门输出的高电平；

在SDA信号线的电平为高电平时，所述与门的第一输入端接收到了所述第一延时单元经第一反向门输出的低电平，所述与门的第二输入端接收到了所述第二延时单元输出的高电平，在这种情况下，所述与门输出的低电平；

因此，当标志产生模块接收到的电平信号为“低-高-低”，即“0-1-0”时，即可初步确定所述SDA信号线上的电平发生了变化。

在又一种可选的实施方式中，所述逻辑门电路包括第一反向门、第二反向门和或门，在本实施方式中，所述第一延时单元的输出端分别与所述或门的第一输入端和所述第二延时单元的输入端连接，所述第二延时单元的输出端与所述第一反向门的输入端相连接，所述第一反向门的输出端与所述或门的第二输入端连接，所述或门的输出端与第二反向门的输入端连接，所述第二反向门的输出端与标志产生模块的输入端相连接，在本实施方式中，SDA信号线上的所述第一延时单元、所述第二延时单元、所述第一反向门、所述第二反向门和所述或门共同构成了判断SDA线上的高电平-低电平或低电平-高电平的基础逻辑；

以SDA信号线上的电平变化“低电平-高电平”为例，在信号线上的电平为低电平时，所述与门的第一输入端接收到了所述第一延时单元输出的低电平，所述与门的第二输入端接收到了所述第二延时单元经所述第一反向门输出的高电平，在这种情况下，所述或门输出的高电平，该高电平再经所述第二反向门变为低电平，最终传输至标志产生模块；

在SDA信号线的电平为“低电平-高电平”时，所述与门的第一输入端接收到了所述第一延时单元输出的低电平，所述与门的第二输入端接收到了所述第二延时单元经所述第一反向门输出的低电平，在这种情况下，所述或门向所述第二反向门输出低电平，所述第二反向门向所述标志产生模块输出的为高电平；

在SDA信号线上的电平为高电平时，所述与门的第一输入端接收到了所述第一延时单元输出的高电平，所述或门的第二输入端接收到了所述第二延时单元经所述第一反向门输出的低电平，在这种情况下，所述或门输出的高电平，该高电平再经所述第二反向门变为低电平，最终传输至标志产生模块；

因此，当标志产生模块接收到的电平信号为“低-高-低”，即“0-1-0”时，即可初步确定所述SDA信号线上的电平发生了变化。

在又一种可选的实施方式中，所述逻辑门电路包括第一反向门和或非门，在本实施方式中，所述第一延时单元的输出端分别与所述或非门的第一输入端和所述第二延时单元的输入端连接，所述第二延时单元的输出端与所述第一反向门的输入端相连接，所述第一反向门与所述或非门的第二输入端连接，所述或非门的输出端与标志产生模块的输入端连接，在本实施方式中，SDA信号线上的所述第一延时单元、所述第二延时单元、所述第一反向门和所述或非门共同构成了判断SDA线上的高电平-低电平或低电平-高电平的基础逻辑；

以SDA信号线上的电平变化“低电平-高电平”为例，在信号线上的电平为低电平时，所述或非门的第一输入端接收到了所述第一延时单元输出的低电平，所述或非门的第二输入端接收到了所述第二延时单元经第一反向门输出的高电平，在这种情况下，所述或非门向所述标志产生模块输出低电平；

在SDA信号线的电平为“低电平-高电平”时，所述或非门的第一输入端接收到了所述第一延时单元输出的低电平，所述或非门的第二输入端接收到了所述第二延时单元经第一反向门输出的低电平，在这种情况下，所述或非门输出的高电平；

在信号线上的电平为高电平时，所述或非门的第一输入端接收到了所述第一延时单元输出的高电平，所述或非门的第二输入端接收到了所述第二延时单元经第一反向门输出的低电平，在这种情况下，所述或非门输出的低电平；

因此，当标志产生模块接收到的电平信号为“低-高-低”，即“0-1-0”时，即可初步确定所述SDA信号线上的电平发生了变化。

进一步的，所述逻辑门电路除了上述实施方式之外，也可由其他逻辑门构成，当应用于其他逻辑门时，适应性的对锁存器内的判断逻辑进行调整。

需要说明的是，所述锁存器会滤除I2C起始阶段和结束阶段以外产生的窄脉冲信号；在本申请实施方式中的延时单元的值可以通过存储进行配置，可以使得I2C从机支持不同的最大速度。

需要说明的是，上述任一实施方式中的电路中使用的各个模块，均可以采用任意的标准逻辑或时序单元组成，具体构造以实际应用为准。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过程序来指令相关的硬件来完成，该程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可存储程序代码的介质。

Claims (10)

1.一种I2C从设备检测电路，其特征在于，所述电路包括：第一延时模块、检测模块、第二延时模块和标志产生模块；

所述第一延时模块的输入端与I2C主机的SDA信号线相连接，所述第一延时模块的输出端与所述检测模块的输入端相连接，所述第一延时模块向所述检测模块输出两路具有相差的信号；

所述第二延时模块的输入端与所述I2C主机的SCL信号线相连接；

所述标志产生模块的输入端分别与所述检测模块的输出端和所述第二延时模块的输出端连接，以根据SDA信号线和SCL信号线的电平情况生成对应的通信开始标志和通信结束标志；

标志产生模块的输出端连接从设备，以向所述从设备发送生成的所述通信开始标志或所述通信结束标志。

2.根据权利要求1所述的电路，其特征在于，所述第一延时模块包括串联的第一延时单元和第二延时单元，所述第一延时单元的输入端与所述I2C主机的SDA信号线相连接，所述第一延时单元的输出端与所述第二延时单元的输入端和所述检测模块的输入端相连接，所述第二延时单元的输出端与检测模块的输入端相连接。

3.根据权利要求2所述的电路，其特征在于，所述检测模块包括逻辑门电路，所述逻辑门电路由一个或多个逻辑门组成，所述逻辑门电路包括第一输入端、第二输入端和一个输出端，所述第一输入端与所述第一延时单元的输出端相连接，所述第二输入端与所述第二延时单元的输出端相连接，所述逻辑门的输出端与标志产生模块的输入端相连接。

4.根据权利要求3所述的电路，其特征在于，所述逻辑门电路包括异或门，所述第一延时单元的输出端与所述第二延时单元的输入端和所述异或门的第一输入端相连接，所述第二延时单元的输出端与所述异或门的第二输入端相连接，所述异或门的输出端与标志产生模块的输入端相连接。

5.根据权利要求3所述的电路，其特征在于，所述逻辑门电路包括第一反向门和与门，所述第一延时单元的输出端分别与第一反向门的输入端和所述第二延时单元的输入端连接，所述第一反向门的输出端与所述与门的第一输入端连接，所述第二延时单元的输出端与所述与门的第二输入端连接，所述与门的输出端与标志产生模块的输入端相连接。

6.根据权利要求3所述的电路，其特征在于，所述逻辑门电路包括第一反向门、第二反向门和或门，所述第一延时单元的输出端分别与所述或门的第一输入端和所述第二延时单元的输入端连接，所述第二延时单元的输出端与所述第一反向门的输入端相连接，所述第一反向门的输出端与所述或门的第二输入端连接，所述或门的输出端与第二反向门的输入端连接，所述第二反向门的输出端与标志产生模块的输入端相连接。

7.根据权利要求4所述的电路，其特征在于，所述逻辑门电路包括第一反向门和或非门，所述第一延时单元的输出端分别与所述或非门的第一输入端和所述第二延时单元的输入端连接，所述第二延时单元的输出端与所述第一反向门的输入端相连接，所述第一反向门与所述或非门的第二输入端连接，所述或非门的输出端与标志产生模块的输入端连接。

8.根据权利要求1所述的电路，其特征在于，所述电路还包括干扰滤波模块，所述标志产生模块通过所述干扰滤波模块连接从设备。

9.根据权利要求1所述的电路，其特征在于，所述电路还包括第一信号均衡模块、第二信号均衡模块，所述第一信号均衡模块的输入端与所述SDA信号线相连接，所述第一信号均衡模块的输出端与所述第一延时模块的输入端相连接，所述第二信号均衡模块与所述第一延时模块的输出端相连接，所述第二信号均衡模块的输出端与所述检测模块的输入端相连接。

10.根据权利要求1所述的电路，其特征在于，所述电路还包括第三信号均衡模块和第四信号均衡模块，所述第三信号均衡模块的输入端与所述SCL信号线相连接，所述第三信号均衡模块的输出端与所述第二延时模块的输入端相连接，所述第四信号均衡模块的输入端与所述第二延时模块的输出端相连接，所述第四信号均衡模块的输出端与所述标志产生模块的输入端相连接。