CN118012811A - 总线电路和电子设备 - Google Patents

Abstract

本申请公开了一种总线电路和电子设备，属于电子产品技术领域。所述总线电路包括总线主设备和总线从设备，所述总线主设备与所述总线从设备通过时钟总线连接，所述总线主设备的时钟输入端口与所述总线从设备的时钟输入端口中，至少一者连接有噪声抑制电路；且所述噪声抑制电路用于对所连接的时钟输入端口所接收到的初始时钟信号中的噪声进行滤除。

Description

总线电路和电子设备

技术领域

本申请涉及电子产品技术领域，具体涉及一种总线电路和电子设备。

背景技术

总线协议是系统用来管理各类硬件设备之间通信、数据传输和控制信号的标准规范协议，它规定了各硬件设备在总线系统上的通信方式、数据格式、传输协议和时序特征等。

不同的总线协议适用于各种不同的硬件设备和应用场景，并可以分为串行总线协议和并行总线协议两种类型。各类总线协议主要应用于移动端或便携设备中，例如智能手机、平板电脑和智能手表等，管理各个设备的工作模式、信息传输、系统电源等，提高设备的工作效率和使用寿命。各类总线中的主(Master)设备会定期向从(Slave)设备发送读写命令，以获取所需的数据。在读取数据时，需要保证时序的准确性和可靠性，否则可能会导致通信异常。而随着移动端系统设计越来越复杂，各个主从设备通过总线通信的环境也更加恶劣，易出现总线时钟被干扰的问题，轻微异常表现为误码报错等，但如果干扰较大，或者误码刚好出现在总线关键信息的读写上，就极容易导致设备宕机、整个系统死机重启等严重问题。可见，现有的总线存在抗干扰能力差的问题。

发明内容

本申请提供了及一种总线电路和电子设备，可以解决现有的总线电路存在抗干扰能力差的问题。

为了解决上述技术问题，第一方面，本申请实施例提供了一种总线电路，包括总线主设备和总线从设备，所述总线主设备与所述总线从设备通过时钟总线连接，所述总线主设备的时钟输入端口与所述总线从设备的时钟输入端口中，至少一者连接有噪声抑制电路；且所述噪声抑制电路用于对所连接的时钟输入端口所接收到的初始时钟信号中的噪声进行滤除。

第二方面，本申请实施例提供了一种电子设备，包括第一方面所述的总线电路。

本申请实施例中，通过使总线主设备的时钟输入端口与总线从设备的时钟输入端口中，至少一者连接有噪声抑制电路，由于噪声抑制电路可以对所连接的时钟输入端口所接收到的时钟信号中的噪声进行滤除，从而有利于提高总线电路的抗干扰能力。

附图说明

图1是本申请实施例中的一种总线电路的结构示意图之一；

图2是本申请实施例中的噪声抑制电路的结构示意图；

图3是图2中的410的局部放大图；

图4是图2中的420的局部放大图；

图5是图2中的450的局部放大图；

图6是本申请实施例中的一种总线电路的结构示意图之二；

图7是本申请实施例中的一种总线电路的结构示意图之三；

图8为基于本申请实施例提供的总线电路进行噪声抑制的示意图；

图9为基于本申请实施例提供的总线电路进行噪声抑制的示意图；

图10为在存在脉冲干扰的情况下，基于相关技术中的总线电路对移位寄存器进行数据读写的示意图；

图11为在存在脉冲干扰的情况下，基于本申请实施例的总线电路对移位寄存器进行数据读写的示意图；

图12为所述第一延时时长的取值过小时，基于本申请实施例中的总线电路对初始时钟信号进行处理过程的示意图；

图13为所述第一延时时长的取值过大时，基于本申请实施例中的总线电路对初始时钟信号进行处理过程的示意图；

图14为在存在边沿干扰的情况下，基于相关技术中的总线电路对移位寄存器进行数据读写的示意图；

图15为在存在边沿干扰的情况下，基于本申请实施例的总线电路对移位寄存器进行数据读写的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。

下面结合附图，通过具体的实施例及其应用场景对本申请实施例提供的一种总线电路和电子设备进行详细地说明。

请参见图1-2，图1-2是本申请实施例提供的一种总线电路的结构示意图，所述总线电路包括总线主设备100和总线从设备200，所述总线主设备100与所述总线从设备200通过时钟总线300(BUS CLK)连接，所述总线主设备100的时钟输入端口110与所述总线从设备200的时钟输入端口210中，至少一者连接有噪声抑制电路400(Noise Stopper Circuit)；且所述噪声抑制电路400用于对所连接的时钟输入端口所接收到的初始时钟信号中的噪声进行滤除。

上述总线主设备100和总线从设备200可以是总线电路中的任意两个通过总线通信的设备。例如，当所述总线电路为电子设备中的总线电路时，所述总线主设备100可以是电子设备中的系统级芯片(System On Chip，SOC)，所述总线从设备200可以是电子设备中除所述SoC之外的其他各种芯片，如所述总线从设备200可以是摄像头中的图像采集芯片、电源管理芯片、触摸屏控制器芯片等。请参见图6，在本申请一些实施例中，所述总线主设备100为主设备SOC(Master SOC)，总线从设备200为从设备芯片(Slaver IntegratedCircuit，Slaver IC)，其中，所述Master SOC中包括第一总线模块140，所述Slaver IC中包括第二总线模块230，所述第一总线模块140包括上述总线主设备100的时钟输入端口110，所述第二总线模块230包括上述总线从设备200的时钟输入端口210，且所述第一总线模块140与第二总线模块230分别通过时钟总线300和数据总线500连接。

可以理解的是，所述总线电路可以连接多个设备，所述多个设备中可以包括至少一个总线主设备100，请参见图1，所述多个设备中，除所述总线主设备100之外的其他设备600均为总线从设备。例如，请参见图7，在本申请一些实施例中，所述总线电路包括4个总线主设备和3个总线从设备，每个总线主设备分别通过时钟总线和数据总线与各个主线从设备连接。本申请实施例仅以总线电路中的一个总线主设备100和一个总线从设备200为例对本申请实施例中的总线电路的结构和原理进行说明，事实上，总线电路中的各个总线从设备200均可以按照本申请实施例中的总线从设备200的噪声滤除方式进行噪声滤除。

上述噪声抑制电路400可以是各种能够过滤时钟信号中的噪声的噪声抑制电路400。请参见图1，噪声可以通过标号700所示的箭头表示，由图1可以看出，在总线电路工作中，总线主设备100和总线从设备200均可能受到噪声干扰，因此，本申请一些实施例中，可以分别使总线主设备100的时钟输入端口110和总线从设备200的时钟输入端口210各连接一个噪声抑制电路400，从而可以实现对总线电路中各个位置的噪声进行滤除，以提高总线电路的抗干扰能力。

请参见图1，上述总线主设备100除了包括时钟输入端口之外还可以包括时钟输出端口120，所述总线主设备100的时钟输出端口120，上述总线主设备100与所述总线从设备200通过时钟总线300连接可以包括：总线主设备100的时钟输出端口120通过时钟总线300与所述总线从设备200的时钟输入端口210连接，如此，所述总线主设备100可以通过所述时钟输出端口120向所述总线从设备200发送时钟信号。此外，由于所述总线主设备100本身也具有一些与时钟信号关联的控制逻辑，因此，所述总线主设备100的时钟输出端口120还可以通过所述时钟总线300与所述总线主设备100的时钟输入端口110连接，如此，所述总线主设备100可以通过所述时钟输出端口120向所述总线主设备100自身的时钟输入端口发送时钟信号。

请进一步参见图1，在本申请一些实施例中，所述总线主设备100还可以包括第一放大器160，其中，所述第一放大器160可以设置于所述时钟输出端口120与时钟总线300之间，具体地，所述第一放大器160的输入端与所述时钟输出端口120连接，所述第一放大器160的输出端与所述时钟总线300的输入端连接，所述第一放大器160的使能端可以与所述总线主设备100内部的控制电路连接，总线主设备100内部的控制电路可以向第一放大器160的使能端发送使能信号SCLK OUT EN，以控制所述第一放大器160进入使能状态。

上述时钟输入端口连接有噪声抑制电路可以是指：噪声抑制电路集成于时钟输入端口的内部，或者，也可以是指噪声抑制电路连接于所述时钟输入端口的输入侧电路，或者，也可以是指噪声抑制电路连接于所述时钟输入端口的输出侧电路。为了便于理解，下文以一些具体实施例对于噪声抑制电路的设置方式作进一步的解释说明：

在本申请一些实施例中，可以仅使所述总线主设备100的时钟输入端口110连接有噪声抑制电路400，如此，可以提高总线主设备100的抗干扰能力。具体地，所述噪声抑制电路400可以集成于总线主设备100的时钟输入端口110的内部，或者，所述噪声抑制电路400也可以连接于所述时钟输入端口110与所述总线主设备100内部的电路之间，或者，所述噪声抑制电路400也可以连接于所述时钟输入端口110与时钟总线之间。

在本申请一些实施例中，可以仅使所述总线从设备200的时钟输入端口210连接有噪声抑制电路400，如此，可以提高总线主设备100的抗干扰能力。具体地，所述噪声抑制电路400可以集成于总线从设备200的时钟输入端口210的内部，或者，所述噪声抑制电路400也可以连接于所述时钟输入端口210与所述总线从设备200内部的电路之间，或者，所述噪声抑制电路400也可以连接于所述时钟输入端口210与时钟总线之间。

在本申请一些实施例中，可以同时使总线主设备100的时钟输入端口110与总线电路的各个总线从设备200的时钟输入端口210中，每个时钟输入端口分别连接一个噪声抑制电路400，如此，可以提高总线电路整体的抗干扰能力。其中，所述噪声抑制电路400与时钟输入端口的连接方式与上述实施例类似，为避免重复，在此不再予以赘述。

在本申请一些实施例中，上述总线主设备100内设有第一移位寄存器，所述第一移位寄存器的输入端与所述总线主设备100的时钟输入端口110中的噪声抑制电路400的输出端电连接。上述总线从设备200内设有第二移位寄存器，所述第二移位寄存器的输入端与所述总线从设备200的时钟输入端口210中的噪声抑制电路400的输出端电连接。如此，通过在移位寄存器的前级设置上述噪声抑制电路400，如此，可以有效抑制干扰带来的读写混乱的问题。

上述总线从设备200内设有第一移位寄存器，所述第一移位寄存器的输入端与所述噪声抑制电路400的输出端电连接。

该实施方式中，通过使总线主设备100的时钟输入端口110与总线从设备200的时钟输入端口210中，至少一者连接有噪声抑制电路400，由于噪声抑制电路400可以对所连接的时钟输入端口所接收到的时钟信号中的噪声进行滤除，从而有利于提高总线电路的抗干扰能力。

可选地，所述噪声抑制电路400包括第一采样电路410、第二采样电路420、二输入或门电路430、延时电路440和分频电路450；

所述第一采样电路410的输出端和所述第二采样电路420的输出端分别与所述二输入或门电路430的输入端连接，所述分频电路450的输入端和所述延时电路440的输入端分别与所述二输入或门电路430的输出端连接；所述延时电路440的输出端与所述第一采样电路410电连接，且所述延时电路440的输出端与所述第二采样电路420电连接；

其中，所述第一采样电路410用于对所接收到的初始时钟信号中的上升沿信号进行采样，所述第二采样电路420用于对所接收到的初始时钟信号中的下降沿信号进行采样；所述二输入或门电路430用于基于所接收到的上升沿信号和下降沿信号进行时钟恢复，得到第一时钟信号；所述延时电路440用于根据所接收到的第一时钟信号对所述第一采样电路410的采样过程和第二采样电路420的采样过程进行控制；所述分频电路450用于对所接收到的第一时钟信号进行分频处理，得到第二时钟信号。

上述初始时钟信号可以是具有所述噪声抑制电路400的时钟输入端所接收到的时钟信号，时钟输入端可以将所接收到的初始时钟信号分别传输至第一采样电路410和第二采样电路420，如此，第一采样电路410和第二采样电路420可以同时对初始时钟信号进行采样，从而得到初始时钟信号各个时钟周期的上升沿信号和下降沿信号。具体地，所述第一采样电路410在识别到初始时钟信号中的上升沿信号时，可以输出高电平，同时，所述第一采样电路410对于所述初始时钟信号中的非上升沿位置可以输出低电平。相应地，第二采样电路420在识别到初始时钟信号中的下降沿信号时，可以输出高电平，同时，所述第二采样电路420对于所述初始时钟信号中的非下降沿位置可以输出低电平。

上述二输入或门电路430的一个输入端可以与第一采样电路410的输出端连接，所述二输入或门电路430的另一个输入端可以与第二采样电路420的输出端连接，如此，当第一采样电路410和第二采样电路420中任意一者输出高电平时，所述二输入或门电路430均可以输出高电平，从而可以根据二输入或门电路430的输出结果确定出初始时钟信号中各个上升沿和下降沿的位置，进而可以实现对初始时钟信号进行恢复，得到第一时钟信号。其中，由于初始时钟信号中的每个上升沿和下降沿均会对应在第一时钟信号中产生一个脉冲波形，因此，所述第一时钟信号为所述初始时钟信号的二倍频。这样，通过将第一时钟信号传输至分频电路450进行分频处理，即可得到第二时钟信号，其中，该第二时钟信号为将所述初始时钟信号中的噪声信号进行滤除之后的时钟信号。

可以理解的是，所述二输入或门电路430接收到一个上升沿信号或下降沿信号均会传输至延时电路440和分频电路450，如此，分频电路450可以确定初始时钟信号的时钟周期，以及，可以确定第一采样电路410当前采样的上升沿信号的时间，这样，当第一采样电路410下一次采样到上升沿信号时，所述分频电路450可以确定相邻两次上升沿信号之间的时间差是否与初始时钟信号的时钟周期匹配，若不匹配，则该下一次采样到的上升沿信号可能是由于干扰脉冲所产生的上升沿，因此，所述分频电路450可以向第一采样电路410发送一个复位信号，以通过该复位信号在第一时钟信号中覆盖该噪声脉冲，也即使所述第一采样电路410放弃该下一次采样到的上升沿信号，因此，第一采样电路410的输出端对于所采样到的噪声脉冲不会输出高电平，以过滤噪声脉冲。可以理解的是，当分频电路450确定相邻两次上升沿信号之间的时间差与初始时钟信号的时钟周期匹配时，则第一采样电路410可以正常采样到该下一次采样到的上升沿信号，并输出对应的高电平。

相应地，所述分频电路450还可以确定第二采样电路420当前采样的下降沿信号的时间，这样，当第二采样电路420下一次采样到下降沿信号时，所述分频电路450可以确定相邻两次下降沿信号之间的时间差是否与初始时钟信号的时钟周期匹配，若不匹配，则该下一次采样到的下降沿信号可能是由于干扰脉冲所产生的下降沿，因此，所述分频电路450可以向第二采样电路420发送一个复位信号，以通过该复位信号在第二时钟信号中覆盖该噪声脉冲，也即使所述第二采样电路420放弃该下一次采样到的下降沿信号，因此，第二采样电路420的输出端对于所采样到的噪声脉冲不会输出高电平，以过滤噪声脉冲。可以理解的是，当分频电路450确定相邻两次下降沿信号之间的时间差与初始时钟信号的时钟周期匹配时，则第二采样电路420可以正常采样到该下一次采样到的下降沿信号，并输出对应的高电平。

该实施方式中，由于延时电路440可以控制第一采样电路410和第二采样电路420在进行采样的过程中，过滤噪声信号，因此，二输入或门电路430复位得到的第一时钟信号为过滤了噪声信号的时钟信号，这样，对第一时钟信号进行分频处理后的第二时钟信号为过滤初始时钟信号中的噪声信号之后得到的时钟信号，从而实现对初始时钟信号中的噪声信号进行过滤的过程。

可选地，所述延时电路440用于根据所接收到的第一时钟信号向所述第一采样电路410发送第一复位信号，且所述延时电路440用于根据所接收到的第一时钟信号向所述第二采样电路420发送第二复位信号，其中，所述第一复位信号用于控制所述第一采样电路410将第一时间段内的噪声进行滤除，所述第一时间段包括：距离所采样到的上升沿信号的时间点小于所述第一延时时长的时间段；所述第二复位信号用于控制所述第二采样电路420将第二时间段内的噪声进行滤除，所述第二时间段包括：距离所采样到的下降沿信号的时间点小于所述第一延时时长的时间段。

其中，所述第一延时时长的取值可以根据实际需要进行设置，例如，所述第一延时时长Program Delay可以位于0＜Program Delay＜0.25UI，其中，所述UI为所述初始时钟信号的一个时钟周期的时长。

在本申请一些实施例中，上述第一复位信号用于控制所述第一采样电路410将第一时间段内的噪声进行滤除具体包括：在第一采样电路410当前采样到一个上升沿信号之后，可以根据采样到上升沿信号的时间点确定一个对应的第一时间段，该第一时间段为当前采样到的上升沿信号的时间点前后第一延时时长所形成的时间段，若在该第一时间段内，还采样到除当前采样到的上升沿信号之外的其他上升沿信号，则所采样到的其他上升沿信号视为噪声信号，并将该采样到的信号进行滤除。上述第二复位信号用于控制所述第二采样电路420将第二时间段内的噪声进行滤除具体包括：在第二采样电路420当前采样到一个下降沿信号之后，可以根据采样到下降沿信号的时间点确定一个对应的第二时间段，该第二时间段为当前采样到的下降沿信号的时间点前后第一延时时长所形成的时间段，若在该第二时间段内，还采样到除当前采样到的下降沿信号之外的其他下降沿信号，则所采样到的其他下降沿信号视为噪声信号，并将该采样到的信号进行滤除。可以理解的是，所述第一采样电路410每次输出的上升沿信号均可以对应确定一个第一时间段，所述第二采样电路420每次输出的下降沿信号均可以对应确定一个第二时间段。

在本申请另一些实施例中，上述第一复位信号用于控制所述第一采样电路410将第一时间段内的噪声进行滤除具体包括：在第一采样电路410当前采样到一个上升沿信号之后的第一延时时长内，若再次采样到上升沿信号，则视为噪声信号，并将该采样到的信号进行滤除。相应地，上述第二复位信号用于控制所述第二采样电路420在所采样到的下升沿信号之后的第一延时时长内的噪声进行滤除具体包括：在第二采样电路420当前采样到一个下降沿信号之后的第一延时时长内，若再次采样到下降沿信号，则视为噪声信号，并将该采样到的信号进行滤除。

该实施方式中，通过向所述第一采样电路410发送第一复位信号，以及，向所述第二采样电路420发送第二复位信号，如此，可以实现在第一采样电路410和第二采样电路420采样过程中，对噪声信号进行滤除。

可选地，在所述初始时钟信号为周期性时钟信号的情况下，所述第一延时时长取值范围位于0.5T至UI/4之间，其中，所述T为：所述初始时钟信号中，噪声所在位置与相邻的时钟边沿之间的时间差值中，绝对值最大的时间差值的绝对值，所述时钟边沿包括：上升沿信号所对应的位置和下降沿信号所对应的位置；所述UI为所述初始时钟信号的一个时钟周期的时长。

上述初始时钟信号中，噪声所在位置与相邻的时钟边沿之间的时间差值中，绝对值最大的时间差值的绝对值具体是指：所述初始时钟信号中，所有噪声所在位置与相邻的时钟边沿之间的时间差值中，绝对值最大的时间差值的绝对值。具体地，在确定所述T的过程中，可以分别确定每个噪声所处的时钟周期，然后，计算各个噪声所在位置与所处时钟周期的时钟边沿之间的时间差值，并将计算得到的各个时间差值作为候选时间差值，从而可以得到至少两个候选时间差值，然后，将所述至少两个候选时间差值中，绝对值最大的候选时间差值作为上述T。

具体地，所述T的取值可以预先根据经验确定，或者，也可以通过对初始时钟信号进行分析得到。可以理解的是，当初始时钟信号中不存在噪声干扰时，所述T的取值为0。

如图12所示，为所述第一延时时长的取值过小时，基于本申请实施例中的总线电路对初始时钟信号进行处理过程的示意图，其中，图12中的第一行为初始时钟信号，第二行为模拟类似直流-直流转换器(DC to DC converter，DCDC)开关噪声等脉冲群噪声耦合到初始时钟信号上，第三行信号为经过本申请实施例的总线电路进行噪声抑制后恢复出的第二时钟信号。可见，当上述第一延时时长的取值过小时，会导致某些类型的干扰滤除不彻底，最终恢复出的时钟，仍存在异常脉冲波形。

如图13所示，为所述第一延时时长的取值过大时，基于本申请实施例中的总线电路对初始时钟信号进行处理过程的示意图，其中，图13中的第一行为初始时钟信号，第二行为模拟类似DCDC开关噪声等脉冲群噪声耦合到初始时钟信号上，第三行信号为经过本申请实施例的总线电路进行噪声抑制后恢复出的第二时钟信号。可见，第一延时时长的取值过大时，会覆盖原本的信号边沿，导致恢复出的时钟频率错误，同时也有可能导致干扰滤除不彻底的问题。

基于此，本申请实施例中，通过使第一延时时长Program Delay的取值范围为：0.5T＜Program Delay＜0.25UI，如此，有利于避免因第一延时时长的取值过大或过小导致的上述问题。

该实施方式中，通过使所述第一延时时长的取值范围位于0.5T至UI/4之间，如此，可以使得复位信号尽可能多的覆盖噪声信号可能出现的位置，从而提高对噪声信号进行过滤的效果。

可选地，所述总线主设备100还包括延时控制电路150，所述延时控制电路150与所述延时电路440电连接；所述总线主设备100与所述总线从设备200还通过数据总线500(BUSDATS)连接；

所述延时控制电路150，用于在所述总线主设备100接收到所述总线从设备200基于所述数据总线500发送的校验码，且所述校验码与预设值不匹配的情况下，向所述延时电路440发送调节信号，所述调节信号用于控制所述延时电路440增大所述第一延时时长，所述校验码为所述总线从设备200基于所述数据总线500接收到传输数据之后，从所述传输数据中获取的校验码。

请参见图6，上述时延控制电路可以为图6中的可编程时延控制器(Program DelayController)，请参见图6，所述Program Delay Controller可以与所述噪声抑制电路400(Noise Stopper Circuit)中的时延电路电连接。

上述校验码与预设值不匹配具体可以是指：所述校验码不等于所述预设值。

具体地，由于每次数据总线500上数据的读写均会携带已知的校验码，在总线主设备100将传输数据传输至总线从设备200之后，所述总线从设备200可以解析所接收到的数据中的校验码，并将校验码通过数据总线500传输至总线主设备100，如此，总线主设备100可以通过验证所接收到的校验码是否为预设值，即可确定数据传输过程是否正常。具体地，当所述校验码不等于所述预设值时，确定所述传输数据的传输过程出现异常，此时，可能是因为传输过程中受到了噪声干扰所导致的异常，因此，可以通过向所述延时电路440发送调节信号，以增大所述第一延时时长的大小，当第一延时时长的增大时，噪声过滤的范围也将随之增大，从而有利于过滤更多可能影响数据传输过程的噪声信号。

可以理解的是，上述延时控制电路150可以是各种能够实现上述延时控制电路150对应的控制逻辑的控制芯片，本申请对于延时控制电路150的具体电路结构不作限定。

该实施方式中，通过基于校验码确定总线电路的数据传输过程是否受到噪声信号的干扰，并在确定总线电路的数据传输过程受到噪声信号的干扰的情况下，增大噪声信号的过滤的范围，从而有利于过滤更多可能影响数据传输过程的噪声信号。

可选地，所述调节信号用于控制所述延时电路440逐级增大所述第一延时时长，直至所述总线主设备100接收到的校验码与所对应的预设值匹配。

具体地，可以预先设置多个第一延时时长的档位，当所述校验码与预设值不匹配时，可以逐级增大所述第一延时时长的档位，直至所述总线主设备100接收到的校验码与所对应的预设值匹配。例如，请参见下表1，可以预先设置基础的Program Delay为T0，不考虑干扰，T0范围：0＜T0＜UI/4。即在第一延时时长进行调节之前，所述第一延时时长的初始值为T0，如果校验码出错，则自动按照前期预定档位，逐级档位上调Program Delay，直至校验码正常，达到自适应调整的作用。

表1：

档位	数值
		第一档	5T0/4-UI/16
第二档(default)	T0
		第三档	3T0/4+UI/16
第四档	T0/2+UI/8

需要明确的是，上述档位设置只作为示例，并非固定，不同总线在不同的应用条件下，考虑到设计差异，可以设置更少档位，或者可以设置更加精细，更多档位，来满足不同IC的具体需求。

实际应用中，也存在某些总线的时钟占空比不固定的情况，应用本设计方案，优化Program Delay后也可以有效优化边沿上的脉冲噪声。

假设最小时钟占空比为TD，在此类较小幅值的脉冲噪声情况下，要求ProgramDelay＜TD/2，并且初始值T0也需要在此范围内设置一个较小值。在此情况下，具体预设档位示例可调整如下表2所示：

表2：

档位	数值
		第一档	5T0/4-TD/8
第二档(default)	T0
		第三档	3T0/4+TD/8
第四档	T0/2+TD/4

可以理解的是，在每次进行档位切换之后，均可以通过总线主设备100向总线从设备200发送一组测试数据，总线从设备200接收到测试数据之后，向总线主设备100发送测试数据对应的校验码，由总线主设备100的延时控制电路150利用预设值验证所接收到的校验码是否正常，若校验码正常，则停止调节第一延时时长的大小，若校验码异常，则将第一延时时长增大一个档位，直至校验码正常。上述总线主设备100接收到的校验码所对应的预设值匹配具体是指：总线主设备100接收到的校验码与所对应的预设值相等，此时，确定校验码正常。

请参见图14-15，图14为在存在边沿干扰的情况下，基于相关技术中的总线电路对移位寄存器进行数据读写的示意图，图15为在存在边沿干扰的情况下，基于本申请实施例的总线电路对移位寄存器进行数据读写的示意图，由图14-15可知，相关技术中方案中的Bit1受到干扰，移位寄存器异常左移。而本申请实施例中，按照上述逐级增大所述第一延时时长的档位的方法对所述第一延时时长进行调节之后，即使应用于某些时钟占空比不一致的总线上，也可以有效滤除边沿回沟干扰带来的影响，Bit1移位寄存器正常。

该实施方式中，在总线电路所传输的数据存在异常的情况下，通过逐渐增大噪声信号的过滤的范围，从而有利于改善对数据传输过程的噪声信号的过滤效果。同时，可以避免因第一延时时长的取值过程，而导致总线电路所需处理的数据量过大的问题。

可选地，所述第一采样电路410包括第一D触发器411，所述第二采样电路420包括第二D触发器422和第一反相器421；

所述第一D触发器411包括第一输入端4111、第二输入端4113、第一输出端4114和第一复位端4112，所述第一输入端4111为所述第一采样电路410的输入端，所述第二输入端4113与VDD连接，所述第一输出端4114与所述二输入或门电路430的输入端连接，所述第一复位端4112与所述延时电路440的输出端连接；

所述第二D触发器422包括第三输入端4221、第四输入端4223、第二输出端4224和第二复位端4222，所述第一反相器421的输入端为所述第二采样电路420的输入端，所述第一反相器421的输出端与所述第三输入端4221连接，所述第四输入端4223与VDD连接，所述第二输出端4224与所述二输入或门电路430的输入端连接，所述第二复位端4222与所述延时电路440的输出端连接。

请参见图3，在本申请一些实施例中，所述第一输入端4111可以为所述第一D触发器411的时钟信号输入端，所述第二输入端4113可以为所述第一D触发器411的D端，所述第一输出端4114可以为所述第一D触发器411的Q端，所述第一复位端4112可以为所述第一D触发器411的RST端，此外，所述第一D触发器411还包括端4115和PRE端4116，其中，所述/>端4115不接入所述总线电路，所述PRE端4116接地。

请参见图4，在本申请一些实施例中，所述第三输入端4221可以为第二D触发器422的时钟信号输入端，第四输入端4223可以为第二D触发器422的D端，第二输出端4224可以为第二D触发器422的Q端，第二复位端4222可以为第二D触发器422的RST端，此外，所述第二D触发器422还包括端4225和PRE端4226，其中，所述/>端4225不接入所述总线电路，所述PRE端4226接地。

上述第一D触发器411和第二D触发器422可以是各种类型的D触发器。上述VDD即总线电路中的器件的电源端。上述第一反相器421可以是各种类型的反相器，其中，所述第一反相器421可以将所接收到的时钟信号中的上升沿信号处理为下降沿信号，同时，将接收到的时钟信号中的下降沿信号处理为上升沿信号。

可以理解的是，上述第一D触发器411和第二D触发器422均用于检测所接收到的时钟信号中的上升沿。由于上述时钟输入端口所接收到的时钟信号直接传输至第一D触发器411的时钟信号输入端，因此，所述第一D触发器411可以检测到所述时钟输入端口所接收到的时钟信号中的上升沿信号。相应地，上述时钟输入端口所接收到的时钟信号在进入第二D触发器422的时钟信号输入端之前，先经过第一反相器421进行反相处理，由于第一反相器421可以将下降沿信号转换为上升沿信号，因此，所述第二D触发器422所检测到的上升沿信号为所述时钟输入端口所接收到的时钟信号中的下降沿信号。如此，可以实现基于第一D触发器411和第二D触发器422对所述时钟输入端口所接收到的时钟信号中的上升沿信号和下降沿信号的检测过程。

在本申请一些实施例中，所述延时电路440包括可编程延时模块441，请参见图2-4，所述第一复位端4112和第二复位端4222均为具有反相功能的复位端，即复位信号在通过第一复位端4112和第二复位端4222之后，将被反相，因此，为了确保第一D触发器411所接收到的第一复位信号与所述可编程延时模块441输出的第一复位信号一致，同时，确保所述第二D触发器422所接收到的第二复位信号与所述可编程延时模块441输出的第二复位信号一致，可以使所述延时电路440还包括第四反相器442，所述可编程延时模块441的输入端为所述延时电路440的输入端，所述可编程延时模块441的输出端与所述第四反相器442的输入端连接，所述第四反相器442的输出端为所述延时电路440的输出端。如此，复位信号可以在传输至D触发器的过程中，经过第四反相器442和复位端进行两次反相处理之后，复位信号不会发生变化，从而使得第一D触发器411所接收到的第一复位信号与所述可编程延时模块441输出的第一复位信号一致，同时，使得所述第二D触发器422所接收到的第二复位信号与所述可编程延时模块441输出的第二复位信号一致。

其中，所述可编程延时模块441可以是各种控制芯片，该可编程延时模块441可以产生上述用于对第一采样电路410和第二采样电路420进行控制的复位信号，所述第四反相器442可以是各种能够对所接收到的信号进行反相处理的反相器。

此外，在本申请另一些实施例中，当所述第一D触发器411和第二D触发器422均为复位端不具有反相功能的D触发器时，则可以取消上述第四反相器442，即所述延时电路440仅包括可编程延时模块441，而不包括第四反相器442。

该实施方式中，通过对第一采样电路410和第二采样电路420的结构进行具体设置，如此，可以实现对初始时钟信号中的上升沿和下降沿的检测过程。

可选地，所述二输入或门电路430包括二输入或门器件431、第二反相器432和第三反相器433；

所述二输入或门器件431的输入端为所述二输入或门电路430的输入端，所述二输入或门器件431的输出端与所述第二反相器432的输入端连接，所述第二反相器432的输出端与所述第三反相器433的输入端连接，所述第三反相器433的输出端为所述二输入或门电路430的输出端。

上述二输入或门器件431可以是各种二输入或门器件431或芯片，该二输入或门器件431具有两个输入端和一个输出端，在所述二输入或门器件431的两个输入端中，至少存在一个输入的为高电平时，所述二输入或门器件431的输出端输出高电平。在所述二输入或门器件431的两个输入端均输入的是低电平时，所述二输入或门器件431的输出端输出低电平。

可以理解的是，上述第二反相器432和第三反相器433可以是各种能够对所接收到的信号进行反相处理的反相器。

该实施方式中，通过对二输入或门电路430的结构进行设置，如此，可以基于所述二输入或门电路430对初始时钟信号进行恢复。

可选地，所述分频电路450包括第三D触发器451，所述第三D触发器451包括第五输入端4511、第六输入端4513、第三输出端4514、第四输出端4515和第三复位端4512，所述第五输入端4511为所述分频电路450的输入端，所述第六输入端4513与所述第四输出端4515连接，所述第三复位端4512与VDD连接，所述第三输出端4514为所述分频电路450的输出端。

请参见图5，在本申请一些实施例中，所述第五输入端4511可以为第三D触发器451的时钟信号输入端，所述第六输入端4513可以为第三D触发器451的D端，第三输出端4514可以为第三D触发器451的Q端，第四输出端4515可以为第三D触发器451的端，第三复位端4512可以为第三D触发器451的RST端，此外，所述第三D触发器451还包括第三PRE端4116，所述第三PRE端4116接地。

请参见图2和图5，在本申请一些实施例中，所述分频电路450还可以包括第二放大器452，所述第三输出端4514可以与所述第二放大器452的输入端连接，此时，所述第二放大器452的输出端为所述分频电路450的输出端，如此，可以通过所述第二放大器452对所接收到的时钟信号进行信号放大处理。

此外，在本申请另一些实施例中，也可以取消所述第二放大器452，此时，所述第三输出端4514为所述分频电路450的输出端。

上述第三D触发器451可以是各种类型的D触发器。

该实施方式中，通过对分频电路450的结构进行设置，如此，可以基于所述分频电路450对所接收到的第一时钟信号进行分频处理，得到第二时钟信号。

可选地，所述总线电路还包括第一施密特触发器130和第二施密特触发器220，所述时钟总线300通过所述第一施密特触发器130与所述总线主设备100的时钟输入端口110连接，所述时钟总线300通过所述第二施密特触发器220与所述总线从设备200的时钟输入端口210连接。

上述第一施密特触发器130和第二施密特触发器220均为施密特触发器，所述施密特触发器有两个稳定状态，但与一般触发器不同的是，施密特触发器采用电位触发方式，其状态由输入信号电位维持；对于负向递减和正向递增两种不同变化方向的输入信号，施密特触发器有不同的阈值电压。

请参见图1，在本申请一些实施例中，所述第一施密特触发器130还可以包括使能端，所述总线主设备100内部的控制电路可以与所述第一施密特触发器130的使能端连接，且所述总线主设备100内部的控制电路可以向所述第一施密特触发器130的使能端发送使能信号SCLK IN EN，以控制所述第一施密特触发器130进入使能状态。

该实施方式中，通过在总线主设备100的时钟输入端口110的前级设置第一施密特触发器130，以及，在总线从设备200的时钟输入端口210的前级设置第二施密特触发器220，如此，时钟信号在进入对应的时钟输入端口之前，先由施密特触发器进行噪声过滤处理，如此，有利于进一步提高总线电路的抗干扰能力。

请参见图2，为本申请一些实施例中，时钟输入端口接收到初始时钟信号BUS_SCLK_IN之后，基于噪声抑制电路400对BUS_SCLK_IN进行噪声滤除处理，得到第二时钟信号BUS_SCLK_OUT的流程示意图。

请参见图8，为基于本申请实施例提供的总线电路进行噪声抑制的示意图，其中，图8中的第一行为初始时钟信号，第二行为模拟类似DCDC开关噪声等脉冲群噪声耦合到初始时钟信号上，第三行信号为经过本申请实施例的总线电路进行噪声抑制后恢复出的第二时钟信号。由图可以看到恢复出的第二时钟信号与初始时钟信号基本一致，且有效滤除了开关噪声等脉冲群噪声。

请参见图9，为基于本申请实施例提供的总线电路进行噪声抑制的示意图，图9中的第一行为初始时钟信号，第二行为模拟类似RF天线等载波噪声耦合到初始时钟信号上，第三行信号为经过本申请实施例的总线电路进行噪声抑制后恢复出的第二时钟信号。由图可以看到恢复出的第二时钟信号与初始时钟信号基本一致，且有效滤除了RF天线等载波耦合噪声。

请参见图10-11，图10为在存在脉冲干扰的情况下，基于相关技术中的总线电路对移位寄存器进行数据读写的示意图，图11为在存在脉冲干扰的情况下，基于本申请实施例的总线电路对移位寄存器进行数据读写的示意图，其中，由图10所示，相关技术中的芯片电路设计，遭受到箭头所示的脉冲群噪声时，移位寄存器就很容易受到影响，图10中的Bit1，Bit2，Bit5均受到了脉冲干扰的影响，进而导致后续所有数据错位，通信失败。相应地，由图11所示，基于本申请实施例的总线电路，在遭受到同样脉冲群干扰后，由于时钟输入端口内集成由噪声抑制电路400，即移位寄存器前设有噪声抑制电路400，因此，可以使得各比特位数据读写正常，有效抑制干扰带来的读写混乱问题。

本申请提供的总线电路至少具有如下有益效果：解决复杂应用环境下，日益严重的各类总线时钟干扰问题；电路简单，成本低，容易集成到各类IC内部；以应用于包括集成电路总线(Inter-Integrated Circuit，I2C)，串行外设接口(Serial PeripheralInterface，SPI)总线，用于射频前端控制接口(RF Front End Interface，RFFE)总线，声音总线(SOUNDWIRE)，系统电源管理接口(System Power Management Interface，SPMI)总线等各类低速总线，也包括时钟占空比不固定等特殊设计总线，有效预防并解决各类总线的时钟被干扰的问题。

本申请实施例还提供了一种电子设备，所述电子设备包括上述实施例中所述的总线电路。

该实施方式中，由于所述电子设备包括上述实施例中所述的总线电路，因此，所述电子设备能够实现上述实施例中总线电路的各个过程，且具有相同的有益效果，为避免重复，在此不再予以赘述。

上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (11)

1.一种总线电路，其特征在于，包括总线主设备和总线从设备，所述总线主设备与所述总线从设备通过时钟总线连接，所述总线主设备的时钟输入端口与所述总线从设备的时钟输入端口中，至少一者连接有噪声抑制电路；且所述噪声抑制电路用于对所连接的时钟输入端口所接收到的初始时钟信号中的噪声进行滤除。

2.根据权利要求1所述的总线电路，其特征在于，所述噪声抑制电路包括第一采样电路、第二采样电路、二输入或门电路、延时电路和分频电路；

所述第一采样电路的输出端和所述第二采样电路的输出端分别与所述二输入或门电路的输入端连接，所述分频电路的输入端和所述延时电路的输入端分别与所述二输入或门电路的输出端连接；所述延时电路的输出端与所述第一采样电路电连接，且所述延时电路的输出端与所述第二采样电路电连接。

3.根据权利要求2所述的总线电路，其特征在于，所述第一采样电路用于对所接收到的初始时钟信号中的上升沿信号进行采样，所述第二采样电路用于对所接收到的初始时钟信号中的下降沿信号进行采样；所述二输入或门电路用于基于所接收到的上升沿信号和下降沿信号进行时钟恢复，得到第一时钟信号；所述分频电路用于对所接收到的第一时钟信号进行分频处理，得到第二时钟信号；

所述延时电路用于根据所接收到的第一时钟信号向所述第一采样电路发送第一复位信号，且所述延时电路用于根据所接收到的第一时钟信号向所述第二采样电路发送第二复位信号，其中，所述第一复位信号用于控制所述第一采样电路将第一时间段内的噪声进行滤除，所述第一时间段包括：距离所采样到的上升沿信号的时间点小于第一延时时长的时间段；所述第二复位信号用于控制所述第二采样电路将第二时间段内的噪声进行滤除，所述第二时间段包括：距离所采样到的下降沿信号的时间点小于所述第一延时时长的时间段。

4.根据权利要求3所述的总线电路，其特征在于，在所述初始时钟信号为周期性时钟信号的情况下，所述第一延时时长取值范围位于0.5T至UI/4之间，其中，所述T为：所述初始时钟信号中，噪声所在位置与相邻的时钟边沿之间的时间差值中，绝对值最大的时间差值的绝对值，所述时钟边沿包括：上升沿信号所对应的位置和下降沿信号所对应的位置；所述UI为所述初始时钟信号的一个时钟周期的时长。

5.根据权利要求3所述的总线电路，其特征在于，所述总线主设备还包括延时控制电路，所述延时控制电路与所述延时电路电连接；所述总线主设备与所述总线从设备还通过数据总线连接；

所述延时控制电路，用于在所述总线主设备接收到所述总线从设备基于所述数据总线发送的校验码，且所述校验码与预设值不匹配的情况下，向所述延时电路发送调节信号，所述调节信号用于控制所述延时电路增大所述第一延时时长，所述校验码为所述总线从设备基于所述数据总线接收到传输数据之后，从所述传输数据中获取的校验码。

6.根据权利要求5所述的总线电路，其特征在于，所述调节信号用于控制所述延时电路逐级增大所述第一延时时长，直至所述总线主设备接收到的校验码与所对应的预设值匹配。

7.根据权利要求2所述的总线电路，其特征在于，所述第一采样电路包括第一D触发器，所述第二采样电路包括第二D触发器和第一反相器；

所述第一D触发器包括第一输入端、第二输入端、第一输出端和第一复位端，所述第一输入端为所述第一采样电路的输入端，所述第二输入端与VDD连接，所述第一输出端与所述二输入或门电路的输入端连接，所述第一复位端与所述延时电路的输出端连接；

所述第二D触发器包括第三输入端、第四输入端、第二输出端和第二复位端，所述第一反相器的输入端为所述第二采样电路的输入端，所述第一反相器的输出端与所述第三输入端连接，所述第四输入端与VDD连接，所述第二输出端与所述二输入或门电路的输入端连接，所述第二复位端与所述延时电路的输出端连接。

8.根据权利要求2所述的总线电路，其特征在于，所述二输入或门电路包括二输入或门器件、第二反相器和第三反相器；

所述二输入或门器件的输入端为所述二输入或门电路的输入端，所述二输入或门器件的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端为所述二输入或门电路的输出端。

9.根据权利要求2所述的总线电路，其特征在于，所述分频电路包括第三D触发器，所述第三D触发器包括第五输入端、第六输入端、第三输出端、第四输出端和第三复位端，所述第五输入端为所述分频电路的输入端，所述第六输入端与所述第四输出端连接，所述第三复位端与VDD连接，所述第三输出端为所述分频电路的输出端。

10.根据权利要求1所述的总线电路，其特征在于，所述总线电路还包括第一施密特触发器和第二施密特触发器，所述时钟总线通过所述第一施密特触发器与所述总线主设备的时钟输入端口连接，所述时钟总线通过所述第二施密特触发器与所述总线从设备的时钟输入端口连接。

11.一种电子设备，其特征在于，包括权利要求1至10中任意一项所述的总线电路。