CN114064332A - 时钟检测方法、装置及时钟安全系统 - Google Patents

Abstract

本发明实施例涉及一种时钟检测方法、装置及时钟安全系统，通过数字检测电路实现时钟的安全检测，相对模拟电路检测方案，需要布设的电路区域更小，功耗及成本更低，能更好的满足时钟安全系统低功耗的要求。

Description

时钟检测方法、装置及时钟安全系统

技术领域

本发明涉及时钟安全领域，尤其涉及一种时钟检测方法、装置及时钟安全系统。

背景技术

低速外部时钟(Low speed external crystal，LSE)由于具有非常精确的速率，因此在许多集成电路芯片中被用于实时计时等应用。由于低速外部时钟是芯片外的一个组件，因此需要一个时钟安全系统(Clock security system，CSS)，以防低速外部时钟无法正常工作，时钟安全系统可以是通过检测低速外部时钟故障，然后通过中断或事件通知系统来实现的。系统可以通过一些备用解决方案来处理，如切换时钟源等。

由于LSE的低频特性，其应用通常也要求很低的功耗。同样的低功耗要求也适用于时钟安全系统解决方案；而目前的相关技术中，是采用模拟电路对LSE进行故障检测，这种实现方式需要布设较大面积的电路，以及产生较高的功耗，不能很好的满足时钟安全系统低功耗的要求。

发明内容

本发明实施例提供一种时钟检测方法、装置及时钟安全系统，主要解决采用模拟电路对LSE进行故障检测，需要布设较大面积的电路，以及产生较高的功耗，不能很好的满足时钟安全系统低功耗要求的问题。

为解决上述技术问题，本发明实施例采用以下技术方案:

本发明的一种实施例提供了一种时钟检测装置，包括参考时钟、计数器、信号生成器、第一寄存器以及第二寄存器；

所述计数器的第四时钟端与所述参考时钟连接，用于根据所述参考时钟的参考时钟信号在k1至k2之间循环计数，所述参考时钟的第一周期T1与待测时钟的第二周期T2之间满足：(2ⁿ-1)*T1大于1.5*T2；

所述信号生成器包括与所述计数器的输出端连接的清零信号生成器和采样信号生成器，所述清零信号生成器用于在所述计数器输出为k1时产生清零信号，所述采样信号生成器用于在所述计数器输出为k2时产生采样信号；

所述第一寄存器的第一数据输入端、第一时钟端、第一输出端和第一复位端分别各自与常量逻辑信号的输出端、所述待测时钟、所述第二寄存器的第二数据输入端和所述清零信号生成器的输出端连接；所述第二寄存器的第二时钟端与所述采样信号生成器的输出端连接，所述第二寄存器的第二输出端输出时钟检测信号。

可选地，还包括第一逻辑与门，所述第一逻辑与门的输出端连接所述计数器的第四时钟端，所述第一逻辑与门的第一输入端和第二输入端分别连接所述参考时钟和所述待测时钟的时钟安全系统启动信号传输端。

可选地，还包括第二逻辑与门，所述第二逻辑与门的第一输入端和第二输入端分别连接所述清零信号生成器的输出端和所述参考时钟，所述第二逻辑与门的输出端与所述第一复位端连接。

可选地，还包括第三逻辑与门，所述第三逻辑与门的第一输入端和第二输入端分别连接所述采样信号生成器的输出端和所述参考时钟，所述第二逻辑与门的输出端与所述第二时钟端连接。

可选地，还包括第三寄存器，所述第三寄存器的第三数据输入端、第三时钟端分别与所述第二寄存器的第二输出端和所述第一逻辑与门的输出端连接，所述第三寄存器的第三输出端输出从所述第二寄存器接收到到的时钟检测信号。

可选地，所述常量逻辑信号为1，所述时钟检测装置还包括第四逻辑与门和非门，所述第四逻辑与门的第一输入端通过所述非门与所述第三寄存器的第三输出端连接，所述第四逻辑与门的第二输入端与所述待测时钟的时钟安全系统启动信号传输端连接；

或，

所述常量逻辑信号为0，所述时钟检测装置还包括第四逻辑与门，所述第四逻辑与门的第一输入端与所述第三寄存器的第三输出端连接，所述第四逻辑与门的第二输入端与所述待测时钟的时钟安全系统启动信号传输端连接。

可选地，所述参考时钟为低速内部时钟LSI，所述待测时钟为低速外部时钟LSE。

可选地，所述k1为0，所述k2为2n-1，所述计数器根据所述参考时钟的参考时钟信号在0至2n-1之间采用递增的方式循环计数；

或，

所述k1为2n-1，所述k2为0，所述计数器根据所述参考时钟的参考时钟信号在2n-1至0之间采用递减的方式循环计数。

本发明实施例还提供了一种时钟安全系统，包括待测时钟和如上所示的用于对所述待测时钟进行检测的时钟检测装置。

本发明实施例还提供了一种时钟检测方法，应用于如上所示的时钟检测装置，包括：

所述计数器根据所述参考时钟的参考时钟信号在k1至k2之间循环计数并输出计数值，所述清零信号生成器在所述计数器输出为k1时产生清零信号，所述采样信号生成器在所述计数器输出为k2时产生采样信号；

所述第一寄存器根据所述待测时钟计时捕获所述常量逻辑信号并输出给所述第二寄存器，并在接收到所述清零信号时进行清零；

所述第二寄存器根据所述采样信号捕获所述第一寄存器的输出，并将捕获到的信号作为时钟检测信号输出。

有益效果

本发明实施例提供了一种时钟检测方法、装置及时钟安全系统，其中时钟检测装置包括参考时钟、计数器、信号生成器、第一寄存器以及第二寄存器；计数器的第四时钟端与参考时钟连接，用于根据参考时钟的参考时钟信号在k1至k2之间循环计数，参考时钟的第一周期T1与待测时钟的第二周期T2之间满足：(2ⁿ-1)*T1大于1.5*T2；信号生成器包括与计数器的输出端连接的清零信号生成器和采样信号生成器，清零信号生成器用于在计数器输出为k1时产生清零信号，采样信号生成器用于在计数器输出为k2时产生采样信号；第一寄存器的第一数据输入端、第一时钟端、第一输出端和第一复位端分别各自与常量逻辑信号的输出端、待测时钟、第二寄存器的第二数据输入端和清零信号生成器的输出端连接；第二寄存器的第二时钟端与采样信号生成器的输出端连接，第二寄存器的第二输出端输出时钟检测信号；这样第一寄存器则可根据待测时钟计时捕获常量逻辑信号并输出给第二寄存器，并在接收到清零信号时进行清零；第二寄存器则可根据采样信号捕获第一寄存器的输出，并将捕获到的信号作为时钟检测信号输出，根据该时钟检测信号即可确定待测时钟(例如可以为但不限于LSE)是否正常工作；可见，本发明实施例提供了一种通过数字检测电路实现时钟的安全检测方案，相对模拟电路检测方案，需要布设的电路区域更小，功耗及成本更低，能更好的满足时钟安全系统低功耗的要求。

附图说明

图1为本发明实施例提供的时钟检测装置结构示意图一；

图2为本发明实施例提供的时钟检测装置结构示意图二；

图3为本发明实施例提供的时钟检测装置结构示意图三；

图4为本发明实施例提供的时钟检测装置结构示意图四；

图5为本发明实施例提供的时钟检测装置的一种示例电路图；

图6为图5所示电路的一种波形图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

针对采用模拟电路对LSE进行故障检测，需要布设较大面积的电路，以及产生较高的功耗，不能很好的满足时钟安全系统低功耗要求的问题。本实施例提供的时钟检测装置通过数字检测电路实现时钟的安全检测，相对模拟电路检测方案，需要布设的电路区域更小，功耗及成本更低，能更好的满足时钟安全系统低功耗的要求。为了便于理解，本实施例下面结合图1所示的时钟检测装置为示例进行时说明。

请参见图1所示，本实施例提供的时钟检测装置包括参考时钟、计数器、信号生成器、第一寄存器以及第二寄存器，其中：

参见图1所示，计数器的第四时钟端与参考时钟连接，用于根据参考时钟的参考时钟信号在k1至k2之间循环计数(即计数器从k1开始计数，计数值达到k2时,则从k1重新计数到k2，以此循环)。为了成功检测待测时钟故障，可设置参考时钟的2ⁿ-1周期总周期应大于LSE的1.5周期。也即参考时钟的第一周期T1与待测时钟的第二周期T2之间满足以下关系：(2ⁿ-1)*T1大于1.5*T2。例如当待测时钟为LSE时，参考时钟可以选择但不限于低速内部时钟LSI，在一些应用场景中，当LSI/LSE频率彼此接近时，n的取值可以为2，即计数器采用2位计数器就足够了。

参见图1所示，信号生成器包括与计数器的输出端连接的清零信号生成器和采样信号生成器，清零信号生成器用于在计数器输出为k1时产生清零信号，采样信号生成器用于在计数器输出为k2时产生采样信号。

应当理解的是，本实施例中的k1、k2的取值以及技术方式可以灵活设定。例如一种示例中，可以设置k1为0，k2为2ⁿ-1，计数器根据所述参考时钟的参考时钟信号在0至2ⁿ-1之间采用递增的方式循环计数；清零信号生成器用于在计数器输出为0时产生清零信号，采样信号生成器用于在计数器输出为2ⁿ-1时产生采样信号。

在另一种示例中，可以设置k1为2ⁿ-1，k2为0，计数器根据所述参考时钟的参考时钟信号在2ⁿ-1至0之间采用递减的方式循环计数；清零信号生成器用于在计数器输出为2ⁿ-1时产生清零信号，采样信号生成器用于在计数器输出为0时产生采样信号。

在本实施例中，n是计数器的位宽度，在一些示例中，n可根据参考时钟和待测时钟(即待检测的时钟，例如低速外部时钟LSE)的频率关系灵活设定。

为了便于理解，下面以k1为0，k2为2ⁿ-1，计数器根据所述参考时钟的参考时钟信号在0至2ⁿ-1之间采用递增的方式循环计数的方式进行示例说明。

第一寄存器的第一数据输入端与常量逻辑信号的输出端连接，第一寄存器的第一时钟端与待测时钟连接，第一寄存器的第一输出端与第二寄存器的第二数据输入端连接，第一寄存器的第一复位端与清零信号生成器的输出端连接；这样第一寄存器则可根据待测时钟计时捕获常量逻辑信号并输出给第二寄存器，并在从清零信号生成器接收到清零信号时进行清零处理。

第二寄存器的第二时钟端与采样信号生成器的输出端连接，第二寄存器的第二输出端输出时钟检测信号，第二寄存器根据从采样信号生成器接收到的采样信号捕获第一寄存器的输出，并将捕获到的信号作为时钟检测信号输出。

利用图1所示的时钟检测装置对待测时钟进行检测时，对应的时钟检测方法可以为但不限于：

计数器根据参考时钟的参考时钟信号在0至2ⁿ-1之间循环计数并输出计数值，清零信号生成器在计数器输出为0时产生清零信号，采样信号生成器在计数器输出为2ⁿ-1时产生采样信号；第一寄存器则根据待测时钟计时捕获常量逻辑信号并输出给第二寄存器，并在接收到清零信号时进行清零；第二寄存器则可根据采样信号捕获第一寄存器的输出，并将捕获到的信号作为时钟检测信号输出，根据该时钟检测信号即可确定待测时钟(例如可以为但不限于LSE)是否正常工作；从而通过数字检测电路实现了时钟的安全检测，相对采用模拟电路对时钟进行安全检测，需要布设的电路区域更小，功耗及成本更低，能更好的满足时钟安全系统低功耗的要求。

在本实施例的一些应用示例中，计数器的第四时钟端可通过但不限于第一逻辑与门与参考时钟连接。例如请参见图2所示，时钟检测装置还包括第一逻辑与门，第一逻辑与门的输出端连接计数器的第四时钟端，第一逻辑与门的第一输入端和第二输入端分别连接参考时钟和待测时钟的时钟安全系统CSS启动信号传输端。其中该CSS启动信号传输端用于在待测时钟的CSS启动时，传输对应的时钟安全系统启动信号至第一逻辑与门的第二输入端，此时第一逻辑与门只有在同时接收到CSS启动信号以及参考时钟的参考时钟信号才输出信号1至计数器，计数器则根据该信号对应的在0至2ⁿ-1之间循环计数。

在本实施例的一些应用示例中，清零信号生成器的输出端通过第二逻辑与门与第一复位端连接。例如请参见图3所示，时钟检测装置还包括第二逻辑与门，第二逻辑与门的第一输入端和第二输入端分别连接清零信号生成器的输出端和参考时钟，第二逻辑与门的输出端与第一复位端连接；这样第二逻辑与门在从清零信号生成器接收到清零信号且从参考时钟接收到对应的参考时钟信号时才将清零信号输出至第一寄存器的第一复位端。

在本实施例的一些应用示例中，采样信号生成器的输出端通过第三逻辑与门与第二寄存器的第二时钟端连接。例如请参见图3所示，时钟检测装置还包括第三逻辑与门，第三逻辑与门的第一输入端和第二输入端分别连接采样信号生成器的输出端和参考时钟，第二逻辑与门的输出端与第二时钟端连接，这样第三逻辑与门在从采样信号生成器接收到采样信号且从参考时钟接收到对应的参考时钟信号时才将采样信号输出至第二寄存器的第二时钟端，以供第二寄存器根据该采光信号从第一寄存器的第一输出端采集信号。

在本实施例的一些应用示例中，当参考时钟和待测时钟是异步的时，为了避免亚稳定，时钟检测装置还包括第三寄存器、四逻辑与门和非门，第三寄存器的第三数据输入端、第三时钟端分别与第二寄存器的第二输出端和第一逻辑与门的输出端连接，第三寄存器的第三输出端输出从第二寄存器接收到到的时钟检测信号；第四逻辑与门的第一输入端通过非门与第三寄存器的第三输出端连接，第四逻辑与门的第二输入端与待测时钟的CSS启动信号传输端连接。这样第三寄存器的输出是反向的，并与时钟CSS启动信号一起指示是否检测到故障。例如请参见图4所示，第三寄存器的第三时钟端与参考时钟连接，第三寄存器的第三数据输入端与第二寄存器的第二输出端连接，第三寄存器的第三输出端输出从第二寄存器接收到到的时钟检测信号非门输出至第四逻辑门的第一输入端，时钟CSS启动信号的传输断则与第四逻辑门的第二输入端连接。这样第三寄存器的输出是反向的，并与时钟CSS启动信号一起指示是否检测到故障。

应当理解的是，本实施例中，图1至图4中的常量逻辑信号的输出端所输出的常量逻辑信号可以为1，也可以为0，具体可根据运用场景灵活设定。当常量逻辑信号为0时，图4中的非门可以去除，第四逻辑与门的第一输入端可直接与第三寄存器的第三输出端连接。为了便于理解，本实施例下面结合一种时钟检测装置的电路结构为示例，以常量逻辑信号为1为示例进行说明，在本应用示例中，设待测时钟为LSE，设参考时钟为LSI，LSI同样具有低频率的低速内部RC振荡器。本示例中的检测电路可在LSI的几个周期内检测LSE的边缘。通常LSI电路和相应的边缘检测数字电路的功耗很低，能更好的满足CSS的低功耗需求。

在本示例中，设LSE的频率为32.768kHz，LSI的频率为40kHz，LSI和LSE频率比较接近，因此计数器可采用2位计数器，满足LSI的2ⁿ-1周期总周期应大于LSE的1.5周期，因此能成功检测LSE故障。

请参见图5所示的时钟检测装置的电路结构，其包括第一逻辑与门&1，计数器cnt，清零信号生成器all bits0，采样信号生成器all bits1，第二逻辑与门&2，第三逻辑与门&3，第一寄存器FF1，第二寄存器FF2，第三寄存器FF3以及第四逻辑与门&4。其中，第一逻辑与门&1的两个输入端分别连接LSI和LSE-CSS-ON信号传输端，第一逻辑与门&1的输出端与计数器cnt的时钟端(即第四时钟端)连接，计数器cn可根据LSE-CSS-ON和LSI的时钟脉冲信号(及参考时钟信号)在0至2ⁿ-1之间循环计数；清零信号生成器all bits0则在计数器cnt输出为0(也即所有的bit都为0,也即计数值为0)时生成清零信号，采样信号生成器all bits1则在计数器cnt输出为1(也即所有的bit都为1，也即计数值为2ⁿ-1)。第二逻辑与门&2的两个输入端分别与清零信号生成器all bits0的输出端和LSI连接，第二逻辑与门&2的输出端与第一寄存器FF1的第一复位端连接；第三逻辑与门&3的两个输入端分别与采样信号生成器all bits1的输出端和LSI连接，第三逻辑与门&3的输出端与第二寄存器的第二时钟端连接；第一寄存器的第一时终端与LSE连接，第一数据输入端与常量逻辑信号1的输出端连接，第一输出端与第二寄存器FF2的第二数据输入端连接，第二寄存器FF2的第二输出端与第三寄存器FF3的第三数据输入端连接，第三寄存器FF3的第三时钟端与LSI连接，第三寄存器FF3的第三输出端口通过非门与第四逻辑与门&4的其中一个输入端连接，第四逻辑与门&4的另一个输入端与LSE-CSS-ON信号传输端连接。

请参见图6所示，当启用LSE的LSE CSS功能时，在LSI上运行的2位计数器(如图5所示的计数器cnt)将启用。计数器将从0计数到2ⁿ-1，然后再次从0重新启动技术。当计数器cnt达到0时，清零信号生成器all bits0产生一个清零的时钟脉冲(即清零信号)。当计数器cnt达到2n-1时，采样信号生成器all bits1产生采样时钟脉冲(即采样信号)。

第一寄存器FF1由LSE计时以捕获逻辑信号1。当LSE运行时，FF1将输出逻辑1。第一寄存器FF1被清零的时钟脉冲周期性地清除。3个LSI周期后，第一寄存器FF1的输出将被采样时钟脉冲捕获到第二寄存器FF2中。因为LSI频率接近LSE，在3个LSI周期(图6中的t1到t2)内，如果LSE正常，LSE至少会产生一次切换。在这种情况下，第二寄存器FF2将始终输出1。如果第二寄存器FF2采样值为0(例如图6中的t3时刻)，则LSE在3个LSI周期内没有发生切换，这意味着LSE工作不正常。第二寄存器FF2之后是第三寄存器FF3，第三寄存器FF3在LSI时钟上运行。因为LSE和LSI是异步的，设置第三寄存器FF3可避免亚稳定，第三寄存器FF3的输出是反向的，并且与LSE_CSS_ON位一起指示在LSE高时是否检测到LSE故障。

可见，本实施例图6所示的时钟检测电路，通过使用一个功耗非常低的内部RC振荡器LSI作为参考时钟并结合一个简单的数字故障检测电路，在预定的时间内检测LSE上升沿。与相关的纯模拟解决方案相比，所需的功耗要少得多，且如果芯片中已设置的大规模集成电路且这些集成电路中至少部分可复用为图6所示电路中的至少一部分时，则还可进一步降低区域开销，提升系统集成度和降低成本。

本实施例还可提供了一种基于上述各图所示的时钟检测装置实现的时钟安全系统，可通过该时钟检测装置对待测时钟进行检测。

可见，本领域的技术人员应该明白，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件(可以用计算装置可执行的计算机程序代码来实现)、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。

此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、计算机程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。所以，本发明不限制于任何特定的硬件和软件结合。

以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种时钟检测装置，其特征在于，包括参考时钟、计数器、信号生成器、第一寄存器以及第二寄存器；

所述计数器的第四时钟端与所述参考时钟连接，用于根据所述参考时钟的参考时钟信号在k1至k2之间循环计数，所述参考时钟的第一周期T₁与待测时钟的第二周期T₂之间满足：(2ⁿ-1)*T₁大于1.5*T₂；

所述信号生成器包括与所述计数器的输出端连接的清零信号生成器和采样信号生成器，所述清零信号生成器用于在所述计数器输出为k1时产生清零信号，所述采样信号生成器用于在所述计数器输出为k2时产生采样信号；

所述第一寄存器的第一数据输入端、第一时钟端、第一输出端和第一复位端分别各自与常量逻辑信号的输出端、所述待测时钟、所述第二寄存器的第二数据输入端和所述清零信号生成器的输出端连接；所述第二寄存器的第二时钟端与所述采样信号生成器的输出端连接，所述第二寄存器的第二输出端输出时钟检测信号。

2.如权利要求1所述的时钟检测装置，其特征在于，还包括第一逻辑与门，所述第一逻辑与门的输出端连接所述计数器的第四时钟端，所述第一逻辑与门的第一输入端和第二输入端分别连接所述参考时钟和所述待测时钟的时钟安全系统启动信号传输端。

3.如权利要求1所述的时钟检测装置，其特征在于，还包括第二逻辑与门，所述第二逻辑与门的第一输入端和第二输入端分别连接所述清零信号生成器的输出端和所述参考时钟，所述第二逻辑与门的输出端与所述第一复位端连接。

4.如权利要求1所述的时钟检测装置，其特征在于，还包括第三逻辑与门，所述第三逻辑与门的第一输入端和第二输入端分别连接所述采样信号生成器的输出端和所述参考时钟，所述第二逻辑与门的输出端与所述第二时钟端连接。

5.如权利要求2-4任一项所述的时钟检测装置，其特征在于，还包括第三寄存器，所述第三寄存器的第三数据输入端、第三时钟端分别与所述第二寄存器的第二输出端和所述第一逻辑与门的输出端连接，所述第三寄存器的第三输出端输出从所述第二寄存器接收到到的时钟检测信号。

6.如权利要求5所述的时钟检测装置，其特征在于，所述常量逻辑信号为1，所述时钟检测装置还包括第四逻辑与门和非门，所述第四逻辑与门的第一输入端通过所述非门与所述第三寄存器的第三输出端连接，所述第四逻辑与门的第二输入端与所述待测时钟的时钟安全系统启动信号传输端连接；

或，

所述常量逻辑信号为0，所述时钟检测装置还包括第四逻辑与门，所述第四逻辑与门的第一输入端与所述第三寄存器的第三输出端连接，所述第四逻辑与门的第二输入端与所述待测时钟的时钟安全系统启动信号传输端连接。

7.如权利要求1-4任一项所述的时钟检测装置，其特征在于，所述参考时钟为低速内部时钟LSI，所述待测时钟为低速外部时钟LSE。

8.如权利要求1-4任一项所述的时钟检测装置，其特征在于，所述k1为0，所述k2为2ⁿ-1，所述计数器根据所述参考时钟的参考时钟信号在0至2ⁿ-1之间采用递增的方式循环计数；

或，

所述k1为2ⁿ-1，所述k2为0，所述计数器根据所述参考时钟的参考时钟信号在2ⁿ-1至0之间采用递减的方式循环计数。

9.一种时钟安全系统，其特征在于，包括待测时钟和如权利要求1-8任一项所示的用于对所述待测时钟进行检测的时钟检测装置。

10.一种时钟检测方法，其特征在于，应用于如权利要求1-8任一项所示的时钟检测装置，包括：

所述计数器根据所述参考时钟的参考时钟信号在k1至k2之间循环计数并输出计数值，所述清零信号生成器在所述计数器输出为k1时产生清零信号，所述采样信号生成器在所述计数器输出为k2时产生采样信号；

所述第一寄存器根据所述待测时钟计时捕获所述常量逻辑信号并输出给所述第二寄存器，并在接收到所述清零信号时进行清零；

所述第二寄存器根据所述采样信号捕获所述第一寄存器的输出，并将捕获到的信号作为时钟检测信号输出。

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