KR19980061837A

KR19980061837A - Ipc의 이중화 버스 클럭 감시 회로

Info

Publication number: KR19980061837A
Application number: KR1019960081214A
Authority: KR
Inventors: 강익규
Original assignee: 유기범; 대우통신 주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1998-10-07
Also published as: KR100208292B1; US6008671A

Abstract

본 발명은 교환기내 IPC 블록의 이중화된 버스의 기준 클럭의 이상 여부를 감지하기 위한 회로에 관한 것으로서, 기준 클럭에 동기되어 클리어 신호를 출력하는 카운터 제어 회로와; 카운터 제어 회로의 상기 클리어 신호에 의하여 클리어되며, 클리어 신호가 인가되지 않을 때, 상기 기준 클럭보다 주파수가 높은 계수용 클럭을 소정의 기준값까지 계수하는 클럭 유실수 감시 회로를 구비한다.

본 발명은 IPC의 버스에서 사용되는 클럭(MBRCLK)의 이상 여부를 간단하게 검사할 수 있다는 효과가 있다.

Description

IPC의 이중화 버스 클럭 감시 회로

본 발명은 전전자 교환기의 IPC(Inter-Processor Communication)블럭에 관한 것으로서, 더욱 상세하게는 이중화된 버스에서 사용되는 클럭을 감시하는 IPC의 이중화 버스 클럭 감시 회로에 관한 것이다.

전전자 교환기의 IPC 블록에 블록내 데이터의 송수신에 사용되는 버스는 클럭에 동기되어 데이터를 송수신하게 된다. 따라서, 데이터와 클럭을 함께 전송하고 수신측에서는 수신된 클럭에 동기를 맞추어 데이터를 수신한다. 이러한 IPC 블록의 버스는 신뢰도의 향상을 위하여 이중화 구성을 갖게된다.

이와 같이 이중화로 구성된 버스에서는 정상적인 버스의 사용과 버스의 이상 발생시 정상적인 버스로의 절체를 위한 회로가 필요하다. 버스 절체를 위한 회로는 수신되는 클럭을 모니터링하여 비정상적인 클럭이 수신되는 경우, 정상적인 클럭이 수신되는 버스로 사용권한을 넘기는 것이다.

따라서, 수신 클럭이 정상적인 상태인가를 판단하기 위한 회로가 필요하나, 종래의 회로는 그 구성이 복잡하다는 문제가 있었다.

본 발명은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 IPC내 버스에서 수신되는 클럭이 정상적인가를 판단하기 위한 IPC의 이중화 버스 클럭 감시 회로를 제공하는데 있다.

본 발명에 따른 IPC의 이중화 버스 클럭 감시 회로는, 교환기내 IPC 블록의 이중화된 버스의 기준 클럭의 이상 여부를 감지하기 위한 회로에 관한 것으로서, 기준 클럭에 동기되어 클리어 신호를 출력하는 카운터 제어 회로와; 카운터 제어 회로의 상기 클리어 신호에 의하여 클리어되며, 클리어 신호가 인가되지 않을 때, 상기 기준 클럭보다 주파수가 높은 계수용 클럭을 소정의 기준값까지 계수하는 클럭 유실수 감시 회로를 구비한다.

도 1은 본 발명에 따른 IPC의 이중화 버스 클럭 감시 회로도

도 2는 본 발명에 따른 IPC의 이중화 버스 클럭 감시 회로의 주요 부분 파형도

* 도면의 주요부분에 대한 부호의 설명 *

1 : 카운터 제어 회로20 : 클럭 유실수 감시 회로

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

도 1은 본 발명에 따른 IPC의 이중화 버스 클럭 감시 회로도로서, 도시된 바와 같이 카운터 제어 회로(1)와 클럭 유실수 감시 회로(2)를 구비한다.

카운터 제어 회로(1)는 도시된 바와 같이 버스에서 사용되는 버스용 클럭(MBRCLK)는 D 플립플롭(3)의 클럭 단자 및 인버터(5)에 인가되며, D 플립플롭(3)의 출력은 인버터(4)를 통하여 반전된 후에 D 플립플롭(5)의 프리세트 단자(PR)에 인가된다. 또한, 인버터(5)의 출력은 D 플립플롭(5)의 클럭단자에 인가된다.

D 플립플롭(5)의 출력은 도시된 바와 같이 리셋트 신호(RESETB)와 앤드 게이트(7,8)에서 조합되어 D 플립플롭(3)의 프리셋트 단자(PR) 및 클럭 유실수 감시 회로(2)에 인가된다. 여기서 D 플립플롭(3)의 입력 단자(D)는 접지(GND)되어 있다.

한편, 클럭 유실수 감시 회로(2)는 도시된 바와 같이 카운터(9)를 구비하며, 카운터(9)는 앤드 게이트(8)의 출력에 따라 클리어되고, 상기 클럭(MBCLK)의 2 배의 주기를 갖는 클럭(CLK)를 클럭 단자의 입력으로 수신한다. 이때, 카운터(9)는 단자(ENP)를 통하여 하이 레벨의 로직 즉 인에이블 신호가 인가되어야 구동하며, 인에이블 신호는 D 플립플롭(12)으로부터 인가된다.

이때, 플립플롭(12)의 클럭 단자에는 한편, 클럭(CLK)이 인버터(13)에서 반전되어 인가되며, 그 입력단(D)에는 후술하는 조합부(14)의 낸드 게이트(11)의 출력이 인가된다.

즉, 조합부(14)의 낸드 게이트(11)에는 카운터(9)의 출력 단자(QA, QB, QC)로부터의 출력 신호를 조합하여 D 플립플롭(12)에 인가하는 것이다. 이때, 카운터(9)의 단자(QA)의 출력은 인버터(10)에 의하여 반전된 후에 낸드 게이트(11)에 인가된다.

이와 같이 구성된 회로에서 수신 클럭(MBRCLK)은 버스로부터 수신된 클럭이고, 클럭(CLK)은 클럭(MBRCLK)을 감시하기 위한 클럭으로서 클럭(MBRCLK)의 두배 주파수를 갖는다.

여기서, 카운터 제어 회로(1)는 클럭(MBRCLK)이 주기적으로 입력되면 카운터(9)를 리셋시키기 위한 것이며, 클럭 유실수 감시 회로(2)는 카운터 제어 회로(1)의 제어에 의하여 카운터(9)가 클리어되지 않을 때의 유실 클럭수를 감지하기 위한 회로이다.

이러한 카운터 제어 회로(1) 및 클럭 유실수 감시 회로(2)의 구동을 이하에서 상세하게 설명한다.

먼저, D 플립플롭(3)은 도 3에 도시한 바와 같이 클럭(MBRCLK)이 정상적으로 인가되면 클럭(MBRCLK)의 상승 에지마다 접지(GND) 전압을 입력하므로 로직 로우 레벨을 출력한다(시점 T1). 이 플립플롭(3)의 로우 레벨 로직은 인버터(4)를 통하여 반전된 후에 D플립플롭(6)의 프리셋트 단자(PR)에 인가되므로 D 플립플롭(6)은 인에이블 상태를 유지한다.

이때, 인버터(5)를 통하여 반전된 클럭(MBRCLK)의 상승 에지에 동기되어 D 플립플롭(6)은 로우 레벨 신호를 출력하게 되며(시점 T2) 이 로우 레벨 신호는 앤드 게이트(8)에서 리셋 신호와 조합된 후 카운터(9)의 클리어 신호로 사용된다.

또한, D 플립 플롭(6)의 로우 레벨 로직은 앤드 게이트(7)에서 리셋 신호와 조합되어 로우 레벨 상태로 플립플롭(3)의 프리셋트 단자(PR)에 인가되므로 플립플롭(3)은 프리셋트되어 하이 레벨의 로직을 출력한다(시점 T2). 이 하이 레벨 로직은 인버터(4)에서 반전되어 플립플롭(6)에 인가되므로 플립플롭(6)을 프리세트되고 이에 따라 하이레벨의 로직을 출력하게 된다. 도 2에서 시간(T3)은 상술한 설명으로부터 알 수 있는 바와 같이 플립플롭(6)이 로우 레벨 로직을 출력한 후에 프리셋트되기 까지의 시간을 의미한다. 본 명세서에서는 시간(T3) 동안 플립플롭(6)이 출력하는 로우 레벨 로직을 클리어 신호라 칭하였다.

상술한 과정은 클럭(MBRCLK)의 1 주기마다 즉, 상승 에지(T1)로부터 하강 에 지(T2)시 마다 계속하여 반복되므로 클럭(MBRCLK)의 하강에지시마다 플립플롭(6)은 클리어 신호를 출력하게 될 것이다.

플립플롭(6)의 클리어 신호는 앤드 게이트(8)를 통하여 카운터(9)의 클리어 단자(CLE)에 인가되므로 카운터(9)는 클리어 신호에 의하여 클리어 상태가 된다.

이때, 카운터(9)는 클럭(CLK)를 계수하여 단자(QA, QB, QC)로 계수값을 출력하게 된다. 단자(QA, QB, QC)가 출력하는 출력 계수값은 (0,0,0),(0,01),(0,1,0), ....(111)로 표현될 것이다.

이러한 카운터(9)의 출력 계수값을 조합하는 낸드 게이트(11)는 단자(QA, QB, QC)가 (1,1,0 ; 이 값을 기준값이라 한다.)을 출력할 때에 로우 레벨을 출력하므로, 그 전에는(즉, 6개의 클럭(CLK)이 인가되기 전) 하이 레벨의 로직을 D 플립플롭(12)에 인가한다. D 플립플롭(12)은 클럭(CLK)에 동기되어 낸드 게이트(11)의 출력을 카운터(9)의 단자(ENP)에 인가하고, 카운터(9)는 단자(ENP)에 하이 레벨의 로직이 인가될 때 구동하고 로우 레벨(실질적으로 홀딩 신호라 할 수 있다.)이 인가될 때에 계수한 값을 계속하여 홀딩(Holding)하게 된다.

즉, 앤드 게이트(8)로부터 클리어 신호가 인가되지 않을 때에 카운터(9)는 기준값까지 클럭을 계속하여 계숙하게되고, 기준값에 도달하면, 이 기준값을 계속 홀딩하게 되는 것이다. 여기서, 클리어 신호는 클럭(MBRCLK)이 비정상적일 때, 즉 계속적으로 하이 또는 로우 레벨 상태를 유지할 때에 인가되지 않으므로 사용자는 이 기준값으로 이용하여 클럭(MBRCLK)의 이상 유무를 검사할 수 있도록 IPC 회로를 구성할 수 있게 된다.

클럭(MBRCLK)의 이상 유무를 감지하기 위한 기준값은 낸드 게이트(11)와 연결된 인버터(10)의 수 및 단자(QA, QB, QC)와 접속 방법에 의하여 다양하게 조정할 수 있으며, 이외에 단자(QA, QB, QC)의 수를 이용하여도 조정이 가능함은 본 발명의 기술분야에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.

이상 설명한 바와 같이 본 발명은 IPC의 버스에서 사용되는 클럭(MBRCLK)의 이상 여부를 간단하게 검사할 수 있다는 효과가 있다.

Claims

교환기내 IPC 블록의 이중화된 버스의 기준 클럭의 이상 여부를 감지하기 위한 회로로서,

상기 기준 클럭에 동기되어 클리어 신호를 출력하는 카운터 제어 회로와;

상기 카운터 제어 회로의 상기 클리어 신호에 의하여 클리어되며, 상기 클리어 신호가 인가되지 않을 때, 상기 기준 클럭보다 주파수가 높은 계수용 클럭을 소정의 기준값까지 계수하는 클럭 유실수 감시 회로를 구비하는 IPC의 이중화 버스 클럭 감시 회로.
제 1 항에 있어서,

상기 카운터 제어 회로는,

상기 기준 클럭에 동기되어 접지 전압을 출력하며, 제 1 프리셋트 신호에 의하여 프리셋트되는 데 1 D 플립플롭과;

상기 기준 클럭을 반전 출력하는 제 1 인버터와;

상기 제 1 D 플립플롭의 출력을 반전 출력하는 제 2 인버터와;

상기 제 2 인버터의 출력에 따라 프리세트되며, 상기 제 1 인버터의 출력에 동기되어 상기 접지 전압을 상기 클리어 신호로서 출력하는 제 2 D 플립플롭과;

상기 제 2 D 플립플롭의 클리어 신호 및 소정의 리셋트 신호를 조합하는 제 1 앤드 게이트와;

상기 제 2 D 플립플롭의 클리어 신호 및 상기 리셋트 신호를 조합하여 상기 제 1 프리셋트 신호로서 출력하는 제 2 앤드 게이트를 구비하는 IPC의 이중화 버스 클럭 감시 회로.
제 1 항에 있어서,

상기 클럭 유실수 감시 회로는,

상기 클리어 신호에 따라 클리어되며, 상기 계수용 클럭을 계수하고, 상기 계수된 값을 홀딩 신호의 인가시에 홀딩하는 카운터와;

상기 카운터의 출력이 소정의 기준값에 도달할 때에 상기 홀딩 신호를 출력하는 조합 수단과;

상기 홀딩 신호를 상기 계수용 클럭에 동기되어 상기 카운터에 인가하는 제 3 D 플립플롭을 구비하는 IPC의 이중화 버스 클럭 감시 회로.