JP4211195B2 - クロック異常検出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル通信装置（例えば、伝送装置）において、外部入力されるクロックパルスの周波数異常状態（欠落や余剰による。）を、発振器を使用して検出するクロック異常検出回路に関する。
【０００２】
【従来の技術】
文献１：特開平０６−２０４９９３号公報
文献２：特開平０８−３１６９４６号公報
従来、クロック異常の検出、特にクロック断を検出する回路として、上記文献１の図１〜図３に開示されたものや、文献２の図１及び図６〜図８に開示されたものがある。これら従来技術を以下簡単に説明する。
【０００３】
まず、モノステーブル・マルチバイブレータを用いるものは、バイブレータの出力するパルス幅を与える時定数（コンデンサＣと抵抗Ｒによって決定される）を、監視対象とするクロック信号の周期より大きく設定しておくことで、クロック信号が入力される限りにおいて出力値を一方の状態、例えば高電位状態（以下「Ｈ」という。）に保ち、クロック信号の途絶に伴って出力値が低電位状態（以下「Ｌ」という。）に変化するようにしている。この種の回路では、出力値が「Ｌ」になるとクロック信号が断状態になったと判別される。
【０００４】
他方、カウンタ回路を二つ備えるものは、一方のカウンタに監視対象とするクロック信号を入力する一方、他方のカウンタに基準クロック信号を入力し、二つのカウンタ出力を比較器によって監視する構成を採る。この場合、比較器はカウンタにおけるカウントアップを監視し、他方のカウンタからのカウント値に基づいてカウンタにおけるカウントアップの間隔を計測する。ここで、一定時間カウントアップが行われない場合にはクロック信号が途絶したものと判定する。
【０００５】
また他の構成として、検出対象のクロック信号をリセット信号に用い、基準クロック信号を計数するように接続したカウンタを具え、クロック信号が断状態において基準クロック信号パルスが所定数入力した時に、クロック信号の途絶を示す出力を発生するように構成するものもある。
【０００６】
更に、クロック断の検出は、主として監視クロックと被監視クロックが非同期で同一速度の場合、監視クロックで一定周期毎に非監視クロックを監視し、その周期内で被監視クロックが全く入力しなければクロック断発生とする方法、監視クロックと被監視クロックが非同期で、被監視クロックが監視クロックよりも低速の場合、監視クロックで被監視クロックのエッジ検出を行うが、エッジ検出周期が予め設定した周期よりも長い時にクロック断発生とする方法、監視クロックが、監視クロックと非同期で同一速度の被監視クロックの断を検出する際、該被監視クロックをｎ分周して変化点が順次ずれたｎ系列の分周被監視クロックを生成する分周手段と、監視クロックを用いて分周被監視クロックの変化点の有無を検出し、検出結果から被監視クロックの断を１クロック単位で検出するクロック断検出手段を有するように構成する方法がある。
【０００７】
【発明が解決しようとする課題】
ところが、以上述べたいずれの方法にあっても次のような問題があった。
【０００８】
例えば、マルチバイブレータに付加すべきコンデンサＣ及び抵抗Ｒの存在が半導体の集積化に適さないという問題があった。また、非同期の二つのクロック信号によってそれぞれ独立に動作するカウンタ出力を比較することによってクロック信号の途絶を判断する方法は、比較回路の内部構成が極めて複雑になり、精度に欠ける構成であるという問題があった。
【０００９】
【課題を解決するための手段】
本発明は以上の課題を考慮してなされたもので、かかる課題を解決するため以下の手段を提案する。
【００１０】
（Ａ）第１の手段として、監視クロックを使用して、被監視クロックの異常検出を実行するクロック異常検出回路において、(1) 監視クロックを分周し出力する分周回路と、(2) 分周回路から入力される分周後の監視クロックを、被監視クロックをシフトクロックに用いてシフトさせるシフトレジスタと、(3) それぞれ分周後の監視クロックの１周期を監視区間として相補的に動作し、各監視区間において、シフトレジスタの各段に現れる出力状態から被監視クロックの入力断の発生又は正常入力を超えるクロック入力の発生を監視し、被監視クロックの入力断から正常入力の検出までと、正常入力を超えるクロック入力から正常入力の検出までの間に異常信号の出力を行う複数の異常判定回路と、(4) 複数の異常判定回路の判定結果の論理和を演算する演算回路とを備えるものを提案する。
【００１１】
このクロック異常検出回路では、監視クロックの被監視クロックによるサンプリング結果である、シフトレジスタの各段の出力結果を基に被監視クロックが正常か異常かの判定を行う。なお、監視すべき変化点（正常か否かの判定に必要な変化点）は一般に１箇所又は２箇所で良い。
【００１２】
また、シフトレジスタを複数の異常判定回路の共有とし、これら複数の異常判定回路を相補的に動作させるため、被監視クロックの常時監視を実現できる。
【００１３】
（Ｂ）第２の手段として、監視クロックを使用して、被監視クロックの異常検出を実行するクロック異常検出回路において、(1) 監視クロックを分周し出力する分周回路と、(2) それぞれ分周回路から入力される分周後の監視クロックをロード又はイネーブル入力に用い、１又は０の固定入力を、被監視クロックをシフトクロックに用いてシフトさせる複数のシフトレジスタと、(3) それぞれ分周後の監視クロックの１周期を監視区間として相補的に動作し、各監視区間において、複数のシフトレジスタのうち対応するシフトレジスタの各段に現れる出力状態から被監視クロックの入力断の発生又は正常入力を超えるクロック入力の発生を監視し、被監視クロックの入力断から正常入力の検出までと、正常入力を超えるクロック入力から正常入力の検出までの間に異常信号の出力を行う複数の異常判定回路と、(4) 複数の異常判定回路の判定結果の論理和を演算する演算回路とを備えるものを提案する。
【００１４】
このクロック異常検出回路の場合も、監視クロックの被監視クロックによるサンプリング結果である、シフトレジスタの各段の出力結果を基に被監視クロックが正常か異常かの判定を行う。なお、監視すべき変化点（正常か否かの判定に必要な変化点）は一般に１箇所又は２箇所で良い。
【００１５】
また、シフトレジスタを複数の異常判定回路の共有とし、これら複数の異常判定回路を相補的に動作させるため、被監視クロックの常時監視を実現できる。
【００１６】
（Ｃ）第３の手段として、前述の第１又は第２の手段における監視クロックと被監視クロックの関係を入れ替えるものを提案する。
【００１７】
（Ｄ）第４の手段として、前述の第１、第２又は第３の手段に係るクロック異常検出回路の異常判定回路に、(1) シフトレジスタの各段に現れる出力状態から正常な出力状態を検出する正常値検出回路と、(2) シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路を備えるものを提案する。
【００１８】
（Ｅ）第５の手段として、前述の第１、第２又は第３の手段に係るクロック異常検出回路の異常判定回路の一つに、(1) 正常とみなす条件をそれぞれ異にする、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出する複数の正常値検出回路と、(2) 当該複数の正常値検出回路の一方の結果を記憶する記憶手段と、(3) シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路とを備え、当該異常判定回路を除く他の異常判定回路に、(1) 正常とみなす条件をそれぞれ異にする、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出するものであって、一つの異常判定回路に設けられている記憶手段の記憶結果を基に一つの異常判定回路とは異なる条件の検出を目的とするもののみが選択的に動作される複数の正常値検出回路と、(2) シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路とを備えるものを提案する。
【００１９】
【発明の実施の形態】
（Ａ）第１の実施形態
（Ａ−１）装置構成
図１に、本発明の第１の実施形態例を示す。なお、図１はクロック異常検出回路の回路構成を機能的に表したものである。
【００２０】
被監視クロック１は、シフトレジスタ（Ｄフリップフロップの多段構成でなる。）４のクロック入力端子に接続される。シフトレジスタ４の出力は、異常判定回路５（正常値検出回路５Ａ、正常入力を超える出力を検出する異常値検出回路５Ｂ、ＳＲフリップフロップ５Ｃ、Ｄフリップフロップ５Ｄでなる。）の正常値検出回路５Ａと異常値検出回路５Ｂの入力に接続される。異常判定回路５の出力は、論理和演算回路８に接続される。論理和演算回路８の出力は、アラーム９に接続される。
【００２１】
一方、監視クロック２は、分周回路（Ｔフリップフロップでなる。）３のクロック入力端子と、クロック反転素子７に接続される。分周回路３の正出力は、シフトレジスタ４のデータ入力端子と、異常判定回路６（正常値検出回路６Ａ、異常値検出回路６Ｂ、ＳＲフリップフロップ６Ｃ、Ｄフリップフロップ６Ｄでなる。）のＳＲフリップフロップ６ＣとＤフリップフロップ６Ｄのデータイネーブル入力端子に接続される。分周回路３の負出力は、異常判定回路５のＳＲフリップフロップ５ＣとＤフリップフロップ５Ｄのデータイネーブル入力端子に接続される。
【００２２】
クロック反転素子７の出力は、異常判定回路５及び６を構成するＳＲフリップフロップ５Ｃ及び６Ｃと、Ｄフリップフロップ５Ｄ及び６Ｄのクロック入力端子に接続される。
【００２３】
以上が、本実施形態の代表的な機能ブロックの接続構成である。続いて、異常判定回路５及び６の構成を説明する。なお言うまでもないが、この各回路の構成は一例であってこれに限定されるものではない。
【００２４】
まず、異常判定回路５の構成を説明する。前述のように異常判定回路５は、正常値検出回路５Ａと、異常値検出回路５Ｂと、ＳＲフリップフロップ５Ｃと、Ｄフリップフロップ５Ｄとを有している。
【００２５】
ここで、正常値検出回路５Ａは、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ段目（正常値ｎの検出用）に位置するＤフリップフロップの全出力の論理積を求める演算回路である。
【００２６】
他方、異常値検出回路５Ｂは、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ＋１段目（オーバフローの検出用）に位置するＤフリップフロップの全出力の論理積を求める演算回路である。
【００２７】
ＳＲフリップフロップ５Ｃは、正常値検出回路５Ａの出力をセット入力とし、異常値検出回路５Ｂの出力をリセット入力とする回路である。なお、そのデータ入力には固定電圧（ここでは「Ｌ」レベル）が入力されている。また、そのＤ入力のイネーブル端子には分周回路３の負出力が入力されている。また、クリア端子にはクロック反転素子７の出力が入力されている。
【００２８】
Ｄフリップフロップ５Ｄは、ＳＲフリップフロップ５Ｃの出力をデータ入力とする回路である。なお、そのイネーブル端子には分周回路３の負出力が入力されている。また、そのクロック入力にはクロック反転素子７の出力が入力されている。このＤフリップフロップ５Ｄの出力を反転したものが論理和演算回路８の一方の入力となる。
【００２９】
このように、ＳＲフリップフロップ５ＣとＤフリップフロップ５Ｄのそれぞれは、監視クロック２（１／２周期遅れたタイミング）を動作クロックとして動作し、分周出力の半周期を動作期間とする。
【００３０】
次に、異常判定回路６の構成を説明する。前述のように異常判定回路６は、正常値検出回路６Ａと、異常値検出回路６Ｂと、ＳＲフリップフロップ回路６Ｃと、Ｄフリップフロップ回路６Ｄとを有している。この構成は基本的に異常判定回路５と同じである。違いは信号の入力関係である。
【００３１】
例えば、正常値検出回路６Ａは、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ段目（正常値ｎの検出用）に位置するＤフリップフロップの全出力の論理積を求める演算回路である。ただし、正常値検出回路５Ａへの入力がシフトレジスタ４の正出力であったのに対し、この正常値検出回路６Ａへの入力はシフトレジスタ４の負出力となる。
【００３２】
また、異常値検出回路６Ｂも、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ＋１段目（オーバフローの検出用）に位置するＤフリップフロップの全出力の論理積を求める演算回路が用いられる。この異常値検出回路６Ｂもその入力はシフトレジスタ４の負出力となる。
【００３３】
ＳＲフリップフロップ６Ｃは、正常値検出回路６Ａの出力をセット入力とし、異常値検出回路６Ｂの出力をリセット入力とする回路である。また、そのデータ入力には固定電圧（ここでは「Ｌ」レベル）が入力されている。また、クリア端子にクロック反転素子７の出力が入力されている。これらの接続は異常判定回路５のＳＲフリップフロップ５Ｃと同じである。違いは、そのＤ入力のイネーブル端子に分周回路３の正出力が入力されている点である。
【００３４】
Ｄフリップフロップ６Ｄは、ＳＲフリップフロップ６Ｃの出力をデータ入力とする回路である。なお、そのイネーブル端子に分周回路３の正出力が入力されている点で異常判定回路５のＤフリップフロップ５Ｄと異なるだけで、そのクロック入力にはクロック反転素子７の出力が入力される。また、Ｄフリップフロップ６Ｄの出力を反転したものが論理和演算回路８の他方の入力となる。
【００３５】
このように、ＳＲフリップフロップ６ＣとＤフリップフロップ６Ｄのそれぞれは、監視クロック２（１／２周期遅れたタイミング）を動作クロックとして動作し、分周出力の半周期（異常判定回路５の不動作期間）を動作期間とする。
【００３６】
（Ａ−２）異常検出動作
このクロック異常検出回路は、被監視クロックと監視クロックが非同期で、被監視クロックが監視クロックよりも周波数の高い場合においても、クロック断検出を含むクロック異常の検出を１サイクル単位で検出可能とするものである。
【００３７】
クロック異常を１サイクル単位に単純に検出可能とするには、監視クロックが被監視クロックの分周比の周期と一致することが望ましい。そこで、ここでは監視クロックが被監視クロック１の８分周比の周期であるものとして説明する。
【００３８】
図２は、かかる前提での図１に示す回路構成の動作内容を示すタイムチャートである。図２の１段目と３段目に示すように、監視クロック２は被監視クロック１の８分周に相当する。
【００３９】
このため、シフトレジスタ４においても、そのレジスタの段数は８＋１の９段とする。
【００４０】
（ａ）リセット時
図示していないが、リセット時、シフトレジスタ４を構成する全てのレジスタ出力は“０”となる。このとき、異常判定回路５の出力はクロック断アラームの発出状態（すなわち、Ｄフリップフロップ５Ｄの負論理出力が”１”）となる。また、監視クロックを分周する分周回路３の出力も”０”となる。従って、リセット時に通信装置として警報が発出されないようにする構成が別途設けられている。
【００４１】
（ｂ）正常時
リセット解除後、監視クロック分周回路３の出力は、監視クロック２の入力によって”０”から“１”へ変化し、被監視クロック１の入力により、監視クロック２の分周結果がシフトレジスタ４ヘ順次データ入力されることになる。
【００４２】
被監視クロック１の入力が正常であった場合、被監視クロック１の入力に従ってシフトレジスタ４の８段目まで“１”が入力される。
【００４３】
このとき、正常値検出回路５Ａが例えばシフトレジスタ４の１段目から８段目までの出力の全ての論理積を求める演算回路であったとすると、異常判定回路５の正常値検出回路５Ａは被監視クロック１の１サイクル分“１”となり、ＳＲフリップフロップ５Ｃがセットされて“１”となる。
【００４４】
またこのとき、異常値検出回路５Ｂが例えばシフトレジスタの１段目から９段目までの出力の全ての論理積を求める演算回路であったとすると、この場合は正常な場合であるため次の被監視クロック１の入力時にもシフトレジスタ４の初段の出力は”０”となり（監視クロックの分周結果は“０”であるため）、異常値検出回路５Ｂは何の動作も行わない。
【００４５】
一方このとき、異常判定回路６には、シフトレジスタ４の全レジスタの負論理出力結果が接続されているため、異常判定回路６は何も動作しない。例えば、リセット解除直後のような前値が異常であると異常のままであり、正常の場合は正常のままである。
【００４６】
次に、被監視クロック１の入力によりシフトレジスタ４の８段目まで“０”が入力された場合を考える。このとき、異常判定回路６の正常値検出回路６Ａにはシフトレジスタ４の負論理出力が８段目まで全て”１”となるため、その出力にあっては被監視クロック１の１サイクル分“１”となり、ＳＲフリップフロップ６Ｃがセットされて“１”となる。このとき、異常判定回路５は何も動作せず、前値を保持する。
【００４７】
なお、監視クロック２の分周出力が“０”であると、その反転値が入力される異常判定回路５のＳＲフリップフロップ５ＣとＤフリップフロップ５Ｄはデータイネーブルとなり、監視クロック２の立ち下がりエッジでＤフリップフロップ５ＤにＳＲフリップフロップ５Ｃの結果がシフトされ、ＳＲフリップフロップ５Ｃはクリアされる。この結果、Ｄフリップフロップ５Ｄの負論理出力は”０”となる。
【００４８】
逆に、監視クロック２の分周出力が“１”であると、異常判定回路６のＳＲフリップフロップ６ＣとＤフリップフロップ６Ｄはデータイネーブルとなり、監視クロックの立ち下がりエッジでＤフリップフロップ６ＤにＳＲフリップフロップ６Ｃの結果がシフトされ、ＳＲフリップフロップ６Ｃはクリアされる。この結果、Ｄフリップフロップ６Ｄの負論理出力は”０”となる。
【００４９】
ここで、論理和演算回路８は、各異常判定回路のＤフリップフロップの負論理出力結果の論理和を出力するので、このように正常の場合には、アラーム９は“０”のままとなり、正常と判定される。すなわち、監視クロック２の分周結果が“１”の１周期の監視区間を異常判定回路５が監視し、“０”の１周期の監視区間を異常判定回路６が監視する構成である。
【００５０】
（ｃ）異常時
クロック数が少ない異常の場合、例えば、監視クロック２の分周出力が“０”の間に被監視クロック１が７クロックしか存在しなかった場合、被監視クロック１の入力によってはシフトレジスタ４の７段目までしか“１”が入力されない。このため、正常値検出回路６Ａによって、ＳＲフリップフロップ６Ｃが“１”にセットされることはない。もちろん、異常値検出回路６Ｂも動作しない。この状態で、監視クロック２が“１”に変化すると、監視クロック２の立ち下がりエッジにてＤフリップフロップ６Ｄの負論理出力結果が“１”となり、監視クロック２が次に“０”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００５１】
これに対して、クロック数が多い異常の場合、例えば、監視クロック２の分周出力が“１”の間に被監視クロック１が９クロックも存在した場合、被監視クロック１の入力によってシフトレジスタ４の９段目まで“１”が入力される。この場合、８段目まで”１”が入力された時点で正常値検出回路５ＡがＳＲフリップフロップ５Ｃを“１”にセットしているが、異常値検出回路５Ｂの検出出力によってリセットされることになり、ＳＲフリップフロップ５Ｃの出力は再度“０”へ戻される。この状態で、監視クロック２が“０”に変化すると、監視クロック２の立ち下がりエッジにてＤフリップフロップ５Ｄの負論理出力結果が“１”となり、監視クロック２が次に“１”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００５２】
また、クロック断異常の場合、例えば、監視クロック２の分周出力が“１”の間にシフトレジスタ４に“１”が入力されない場合、正常値検出回路５ＡはＳＲフリップフロップ５Ｃを“１”にセットしないため、監視クロック２が次に“１”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００５３】
尚、異常を検出後、監視クロックの２．５周期の間に正常な被監視クロックが入力されないと正常な状態へは復帰しない。
【００５４】
（Ａ−３）第１の実施形態の効果
以上のように、第１の実施形態によれば、監視クロックの分周結果を入力する被監視クロックにて動作するシフトレジスタ４と、監視クロックの１周期を監視区間とする２つの異常判定回路５及び６とを設け、シフトレジスタ１個の結果と監視をそれぞれ監視クロックの“０”と“１”の間そのぞれの異常判定回路にて交互に実施するようにしたことにより、常時クロックの異常を監視検出可能とできる。
【００５５】
しかも、被監視クロックを計数するための手段は１個で良く、しかも当該手段はシフトレジスタ４で構成されるため、監視すべき変化点はシフトレジスタ４の中で１箇所か２個所で済む。
【００５６】
また、クロック断の場合、異常判定回路は異常と判定した後は動作しないため、従来のクロック異常検出回路に比してゲート規模や消費電力が少なくて済む。しかも、周波数がレジスタのデバイス能力に近いほどの高い周波数においても常時クロック異常の検出を行うことができる。
【００５７】
（Ｂ）第２の実施形態
（Ｂ−１）装置構成
図３に、本発明の第２の実施形態を示す。なお、この図３の場合も、図１の場合と同様、クロック異常検出回路の回路構成を機能的に表すものとする。第１の実施形態では、シフトレジスタを回路内に１個だけ設ける場合について説明したが、本実施形態では新たにシフトレジスタ１０を追加し、全部で２つのシフトレジスタを用いる回路構成について説明する。
【００５８】
本実施形態の場合、被監視クロック１は、シフトレジスタ４のクロック入力端子に接続される。シフトレジスタ４のデータ入力には“１”又は“０”の固定値が接続される。監視クロック２の分周結果の負論理出力は、当該出力が“１”の場合にシフトレジスタ４の全レジスタを“０”に設定するリセット入力端子に接続される。シフトレジスタ４の正論理出力結果は異常判定回路５の正常値検出回路５Ａ及び異常値検出回路５Ｂに接続される。
【００５９】
また、被監視クロック１はシフトレジスタ１０のクロック入力端子にも接続される。シフトレジスタ１０のデータ入力には“１”又は“０”の固定値が接続される。監視クロック２の分周結果の正論理出力は、当該出力が“１”の場合にシフトレジスタ１０の全レジスタを“０”に設定するリセット入力端子に接続される。シフトレジスタ１０の正論理出力結果は異常判定回路６の正常値検出回路６Ａ及び異常値検出回路６Ｂに接続される。
【００６０】
なお、異常判定回路５及び６には第１の実施形態と同じものを使用する。もっとも、その入力は前述のように異なっており、異常判定回路５にはシフトレジスタ４の出力が入力され、異常判定回路６にはシフトレジスタ１０の出力が入力とされる。また、シフトレジスタ４と１０とではリセット周期が逆位相の関係にあるので、出力が現れる期間も相補的な関係にある。
【００６１】
その他の構成は第１の実施形態の場合と同様である。
【００６２】
（Ｂ−２）異常検出動作
このクロック異常検出回路の場合も、被監視クロックと監視クロックが非同期で、被監視クロックが監視クロックよりも周波数の高い場合においても、クロック断検出を含むクロック異常検出を１サイクル単位で検出可能とするものである。
【００６３】
このクロック異常検出回路の場合も、第１の実施形態と同様、監視クロックが被監視クロックの８分周比の周期であるものとして説明する。
【００６４】
図４は、かかる前提での図３に示す回路構成の動作内容を示すタイムチャートである。図４の１段目と３段目に示すように、監視クロック２は被監視クロック１の８分周に相当する。
【００６５】
このため、シフトレジスタ４及び１０のいずれについても、そのレジスタの段数は８＋１の９段とする。
【００６６】
（ａ）リセット時
図示していないが、リセット時、シフトレジスタ４を構成する全てのレジスタ出力は“０”となり、異常判定回路５の出力はクロック断アラームの発出状態（すなわち、Ｄフリップフロップ５Ｄの負論理出力が”１”）となる。また、監視クロックを分周する分周回路３の出力も”０”となる。従って、リセット時に通信装置として警報が発出されないようにする構成が別途設けられている。
【００６７】
（ｂ）正常時
リセット解除後、監視クロック分周回路３の出力は、監視クロック２の入力によって”０”から“１”へ変化する。このとき、シフトレジスタ１０はリセットされる。一方、シフトレジスタ４においては、被監視クロック１の入力により、データ入力の“１”または“０”がシフトレジスタヘ順次データ入力されることになる。
【００６８】
被監視クロック１の入力が正常であった場合、被監視クロック１の入力に従ってシフトレジスタ４の８段目まで“１”または“０”が入力される。例えば、正常値検出回路５Ａと異常値検出回路５Ｂを立上り又は立下りエッジ検出回路とすると、シフトレジスタ４の８段目のエッジ入力により正常値検出回路５Ａは被監視クロック１の１サイクル分“１”となり、ＳＲフリップフロップ５Ｃがセットされて“１”となる。
【００６９】
ただし、この場合は正常な場合であるため次の被監視クロック１の入力時には監視クロック２の分周結果が反転されるのでシフトレジスタ４を構成する全レジスタは“０”にリセットされる。この場合、異常値検出回路５Ｂはエッジがないため何も動作しない。
【００７０】
一方このとき、異常判定回路６には、シフトレジスタ１０の出力が接続されているが、シフトレジスタ１０がリセットされているため何も動作しない。例えば、リセット解除直後のような前値が異常であると異常のままであり、正常の場合は正常のままである。
【００７１】
次に、監視クロック分周回路３の出力が監視クロック２の入力により”１”から“０”へ変化した場合を考える。この場合、シフトレジスタ４はリセットされる。他方、シフトレジスタ１０においては被監視クロック１の入力により、データ入力の“１”または“０”が順次シフトレジスタヘデータ入力される。
【００７２】
このとき、被監視クロック１の入力によりシフトレジスタ１０の８段目まで“１”または“０”が入力され、シフトレジスタ１０の８段目のエッジ入力により異常判定回路６の正常値検出回路６Ａは被監視クロックの１サイクル分“１”となり、ＳＲフリップフロップ６Ｃがセットされて“１”となる。
【００７３】
ただし、この場合も正常な場合であるため次の被監視クロック１の入力時には監視クロック２の分周結果が反転されるので、シフトレジスタ１０を構成する全レジスタは“０”にリセットされ。この場合、異常値検出回路６Ｂはエッジがないため何も動作しない。
【００７４】
一方このとき、異常判定回路５にはシフトレジスタ４が接続されているが、シフトレジスタ４がリセットされているため何も動作しない。すなわち、異常判定回路５は何も動作せず、前値を保持する。
【００７５】
なお、監視クロック２の分周結果が“０”であると、その反転値が入力される異常判定回路５のＳＲフリップフロップ５ＣとＤフリップフロップ５Ｄはデータイネーブルとなり、監視クロック２の立ち下がりエッジでＤフリップフロップ５ＤにＳＲフリップフロップ５Ｃの結果がシフトされ、ＳＲフリップフロップ５Ｃはクリアされる。この結果、Ｄフリップフロップ５Ｄの負論理出力は”０”となる。
【００７６】
逆に、監視クロック２の分周結果が“１”であると、異常判定回路６のＳＲフリップフロップ６ＣとＤフリップフロップ６Ｄはデータイネーブルとなり、監視クロック２の立ち下がりエッジでＤフリップフロップ６ＤにＳＲフリップフロップ６Ｃの結果がシフトされ、ＳＲフリップフロップ６Ｃはクリアされる。この結果、Ｄフリップフロップ６Ｄの負論理出力は”０”となる。
【００７７】
ここで、論理和演算回路８は、各異常判定回路のＤフリップフロップの負論理出力結果の論理和を出力するので、このように正常な場合には、アラーム９は“０”のままとなり、正常と判定される。すなわち、監視クロック２の分周結果が“１”の１周期の監視区間を異常判定回路５が監視し、“０”の１周期の監視区間を異常判定回路６が監視する構成である。
【００７８】
（ｃ）異常時
クロック数が少ない異常の場合、例えば、監視クロック２の分周出力が“０”の間に被監視クロック１が７クロックしか存在しなかった場合、被監視クロック１の入力によってはシフトレジスタ１０の７段目までしか“１”が入力されない。このため、正常値検出回路６Ａによって、ＳＲフリップフロップ６Ｃが“１”にセットされることはない。もちろん、異常値検出回路６Ｂも動作しない。この状態で、監視クロック２が“１”に変化すると、監視クロック２の立ち下がりエッジにてＤフリップフロップ５Ｄの負論理出力結果が“１”となり、監視クロック２が次に“０”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００７９】
これに対して、クロック数が多い異常の場合、例えば、監視クロック２の分周出力が“１”の間に被監視クロック１が９クロックも存在した場合、被監視クロック１の入力によってシフトレジスタ４の９段目まで“１”が入力される。この場合、８段目まで”１”が入力された時点で正常値検出回路５ＡがＳＲフリップフロップ５Ｃを“１”にセットしているが、異常値検出回路５Ｂの検出出力によってリセットされることになり、ＳＲフリップフロップ５Ｃの出力は再度“０”へ戻される。この状態で、監視クロック２が“０”に変化すると、監視クロック２の立ち下がりエッジにてＤフリップフロップ５Ｄの負論理出力結果が“１”となり、監視クロック２が次に“１”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００８０】
また、クロック断異常の場合、例えば、監視クロック２の分周出力が“１”の間にシフトレジスタ４に“１”が入力されない場合、正常値検出回路５ＡはＳＲフリップフロップ５Ｃを“１”にセットしないため、監視クロック２が次に“１”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００８１】
尚、異常を検出後、監視クロックの２．５周期の間に正常な被監視クロックが入力されないと正常な状態へは復帰しない。
【００８２】
（Ｂ−３）第２の実施形態の効果
以上のように、第２の実施形態によれば、監視クロックの分周結果をリセット又はセット入力とし、被監視クロックの入力により“１”または“０”のデータを入力する２つのシフトレジスタ４及び１０と、監視クロックの１周期を監視区間とする２つの異常判定回路５及び６とを設け、シフトレジスタ１個と異常判定回路１個を監視クロック分周結果の“０”と“１”の間のそのぞれの区間を監視区間として対にて交互に実施するようにしたことにより、常時クロックの異常を監視検出可能とできる。
【００８３】
しかも、第１の実施形態とは異なり、正常値検出回路及び異常値検出回路をエッジ検出回路で構成できるため、ゲート規模や消費電力が少なくて良い。
【００８４】
（Ｃ）第３の実施形態
（Ｃ−１）装置構成
図５に、本発明の第３の実施形態を示す。なお、この図５の場合も、図１の場合と同様、クロック異常検出回路の回路構成を機能的に表すものとする。この実施形態では、第１の実施形態で説明した異常判定回路５を複数（図では２つ）設け、そのいずれか一方の正常値検出結果を記憶させるようにする。また、その出力結果を異常判定回路６に接続することで、異常判定回路５が正常判定に用いた条件とは異なる条件で異常判定回路６の判定動作が行われるように構成する。
【００８５】
かかる構成とするのは、第１の実施形態や第２の実施形態とは異なり、被監視クロックの周波数が監視クロックの周波数で割り切れない場合を想定しているためである。
【００８６】
例えば、第１の実施形態と同様、監視クロックが被監視クロックのほぼ８分周比である場合でも、被監視クロックの周波数が監視クロックの周波数で割り切れない場合には、”７”と”８”の両方を正常と判定する必要がある。
【００８７】
ただし、単に、第１の実施形態で説明した正常値検出回路を増加させただけでは、連続する２クロックパルスの欠落を監視できない場合がある。
【００８８】
そこで、この実施形態では、クロック異常検出回路として、監視クロックと監視クロックが非同期で、被監視クロックの周波数が監視クロックの周波数で割り切れない場合においてもクロック断検出を含むクロック異常検出を１サイクル単位で検出可能とするために、異常判定回路５が正常値検出回路５Ａ１の条件で正常を確認した場合には、相補的に動作する異常判定回路６の正常値検出回路６Ａ１は動作しないようにする。すなわち、正常値検出回路６Ａ２のみで正常か否かを判定させるようにする。
【００８９】
勿論、異常判定回路５が正常値検出回路５Ａ２の条件で正常を確認した場合には、相補的に動作する異常判定回路６の正常値検出回路６Ａ２は動作しないようにし、正常値検出回路６Ａ１のみで正常か否かを判定させるようにする。
【００９０】
具体的には異常判定回路５及び６に以下の構成を採用する。なお言うまでもないが、この回路の構成は一例であってこれに限定されるものではない。
【００９１】
まず、異常判定回路５の構成を説明する。この異常判定回路５は、第１の正常値検出回路５Ａ１と、第２の正常値検出回路５Ａ２と、異常値検出回路５Ｂと、ＳＲフリップフロップ５Ｃと、Ｄフリップフロップ５Ｄと、論理和回路５Ｅとを有している。
【００９２】
ここで、第１の正常値検出回路５Ａ１は、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ−１段目に位置するＤフリップフロップの全出力の論理積を求める演算回路である。なお、第１の正常値検出回路５Ａ１は、第２の正常値検出回路５Ａ２の”１”出力でリセットされる。また、その出力は論理和回路５Ｅに入力されるが、異常判定回路５とは異なるクロック数を異常判定回路６が正常と判断できるようにその出力を異常判定回路６に出力する構成を採る。接続の詳細については後述する。
【００９３】
第２の正常値検出回路５Ａ２は、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ段目に位置するＤフリップフロップの全出力の論理積を求める演算回路である。その出力は論理和回路５Ｅに入力される。また前述のように第２の正常値検出回路５Ａ２は、”１”出力が得られたとき第１の正常値検出回路５Ａ１の出力をリセットするようになっている。
【００９４】
このリセット機能の存在により、異常の有無を判定する機能が異常判定回路５から異常判定回路６に切り替わる時点で、第１の正常値検出回路５Ａ１の条件が正常とされるならば（ｎ−１クロックが異常判定回路５で正常とする条件ならば）、第１の正常値検出回路５Ａ１の出力は”１”に維持され、第２の正常値検出回路５Ａ２の条件が正常とされるならば（ｎクロックが異常判定回路５で正常とする条件ならば）、第１の正常値検出回路５Ａ１の出力は”０”にリセットされる。
【００９５】
ＳＲフリップフロップ５Ｃは、第１の正常値検出回路５Ａ１又は第２の正常値検出回路５Ａ２のいずれかの出力をセット入力とし、異常値検出回路５Ｂの出力をリセット入力とする回路である。なお、そのデータ入力には固定電圧（ここでは「Ｌ」レベル）が入力されている。また、そのイネーブル端子には分周回路３の負出力が入力されている。また、クリア端子にはクロック反転素子７の出力が入力されている。
【００９６】
Ｄフリップフロップ５Ｄは、ＳＲフリップフロップ５Ｃの出力をデータ入力とする回路である。なお、そのイネーブル端子には分周回路３の負出力が入力されている。また、そのクロック入力にはクロック反転素子７の出力が入力されている。このＤフリップフロップ５Ｄの出力を反転したものが論理和演算回路８の一方の入力となる。
【００９７】
論理和回路５Ｅは、第１の正常値検出回路５Ａ１の出力と第２の正常値検出回路５Ａ２の出力の論理和をＳＲフリップフロップ５Ｃのセット入力に与える回路である。
【００９８】
次に、異常判定回路６の構成を説明する。異常判定回路６の構成も基本的には異常判定回路５と同じである。すなわち、異常判定回路６は、第１の正常値検出回路６Ａ１と、第２の正常値検出回路６Ａ２と、異常値検出回路６Ｂと、ＳＲフリップフロップ回路６Ｃと、Ｄフリップフロップ回路６Ｄと、論理和回路６Ｅとを有してなる。違いは信号の入力関係と第１及び第２の正常値検出回路６Ａ１及び６Ａ２にイネーブル端子が設けられている点である。
【００９９】
第１の正常値検出回路６Ａ１は、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ−１段目に位置するＤフリップフロップの全出力の論理積を求める演算回路である。ただし、第１の正常値検出回路５Ａ１への入力がシフトレジスタ４の正出力であったのに対し、この正常値検出回路６Ａへの入力はシフトレジスタ４の負出力となる。また、そのイネーブル端子には、異常判定回路５の第１の正常値検出回路５Ａ１の出力の反転出力が与えられるよう接続されている。
【０１００】
一方、第２の正常値検出回路６Ａ２は、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ段目に位置するＤフリップフロップの全出力の論理積を求める演算回路である。ただし、第２の正常値検出回路５Ａ２への入力がシフトレジスタ４の正出力であったのに対し、この第２の正常値検出回路６Ａ２への入力はシフトレジスタ４の負出力となる。また、そのイネーブル端子には、異常判定回路５の第１の正常値検出回路５Ａ１の出力がそのまま与えられる。この結果、異常判定回路５とは異なる条件を正常とする正常値検出回路のみが動作可能となる。
【０１０１】
異常値検出回路６Ｂは、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ＋１段目に位置するＤフリップフロップの全出力の論理積を求める演算回路である。この異常値検出回路６Ｂもその入力はシフトレジスタ４の負出力となる。
【０１０２】
ＳＲフリップフロップ６Ｃは、第１の正常値検出回路６Ａ１又は第２の正常値検出回路６Ａ２のいずれかの出力をセット入力とし、異常値検出回路６Ｂの出力をリセット入力とする回路である。また、そのデータ入力には固定電圧（ここでは「Ｌ」レベル）が入力されている。また、クリア端子にクロック反転素子７の出力が入力されている。これらの接続は異常判定回路５のＳＲフリップフロップ５Ｃと同じである。違いは、そのイネーブル端子に分周回路３の正出力が入力されている点である。
【０１０３】
Ｄフリップフロップ６Ｄは、ＳＲフリップフロップ６Ｃの出力をデータ入力とする回路である。なお、そのイネーブル端子に分周回路３の正出力が入力されている点で異常判定回路５のＤフリップフロップ５Ｄと異なるだけで、そのクロック入力にはクロック反転素子７の出力が入力される。また、Ｄフリップフロップ６Ｄの出力を反転したものが論理和演算回路８の他方の入力となる。
【０１０４】
論理和回路６Ｅは、第１の正常値検出回路６Ａ１の出力と第２の正常値検出回路６Ａ２の出力の論理和をＳＲフリップフロップ６Ｃのセット入力に与える回路である。
【０１０５】
その他の構成は第１の実施形態の場合と同様である。
【０１０６】
（Ｃ−２）異常検出動作
上述のように、本実施形態に係るクロック異常検出回路は、監視クロックと監視クロックが非同期で、被監視クロックの周波数が監視クロックの周波数で割り切れない場合においても、クロック断検出を含むクロック異常検出を１サイクル単位で検出可能とするものである。
【０１０７】
この実施形態でも、監視クロックが被監視クロックのほぼ８分周比であるものとして説明する。
【０１０８】
このため、この実施形態の場合も、シフトレジスタ４はそのレジスタの段数が８＋１の９段であるものとする。
【０１０９】
（ａ）リセット時
図示していないが、リセット時、シフトレジスタ４を構成する全てのレジスタ出力は“０”となり、異常判定回路５はクロック断アラームの発出状態（すなわち、Ｄフリップフロップ５Ｄの負論理出力が”１”）となる。また、監視クロックを分周する分周回路３出力も”０”となる。従って、リセット時に通信装置として警報が発出されないようにする構成が別途設けられている。
【０１１０】
（ｂ）正常時
リセット解除後、監視クロック分周回路３の出力は、監視クロック２の入力によって”０”から“１”へ変化する。このとき、被監視クロック１の入力により、監視クロック２の分周結果がシフトレジスタ４ヘ順次データ入力される。
【０１１１】
被監視クロック１の入力が正常であった場合、被監視クロック１の入力に従ってシフトレジスタ４の７段目まで“１”が入力される。この場合、例えば、正常値検出回路５Ａ１をシフトレジスタの１段目から７段目までの全ての論理積を求める演算回路であるものとすると、７段目までが”１”になった時点でＳＲフリップフロップ５Ｃがセットされて”１”となる。
【０１１２】
なお、正常値検出回路５Ａ１の出力段には不図示の記憶回路が設けられており、この正常値の検出結果が保持されるようになっている。
【０１１３】
一方、正常値検出回路５Ａ２をシフトレジスタの１段目から８段目までの全ての論理積を求める演算回路とすると、前述の記憶回路の記憶内容は、正常値検出回路５Ａ２が“１”を出力する場合にはリセットされる。これは異常判定回路５に対する入力でシフトレジスタ４の８段目まで”１”が入力されることが分かった場合には、その旨を相補的に動作する異常判定回路６に通知する必要から記憶内容をリセットする。
【０１１４】
ここでは、監視クロック２の分周出力が“１”の間に存在すべき被監視クロック１の数が”７”であり、監視クロック２の分周出力が“０”の間に存在すべき被監視クロック１の数が”８”であるものとする。
【０１１５】
すると、異常判定回路５の正常値検出回路５Ａ１における出力は、被監視クロック１の１サイクル分“１”となり、ＳＲフリップフロップ５Ｃと記憶回路の値が共に“１”となる。このとき、正常値検出回路５Ａ２は何も動作しない。なぜなら、監視クロック２の分周出力が“１”の間に被監視クロック１は８個現れないためである。従って、正常値検出結果を記憶する記憶回路の内容はリセットされることはない。
【０１１６】
なおこの場合、異常値検出回路５Ｂをシフトレジスタ４の１段目から９段目までの全ての論理積を求める演算回路とすると、次の被監視クロック１の入力時には、既に監視クロック２の分周結果は“０”となるため何も動作しない。
【０１１７】
またこのとき、異常判定回路６にはシフトレジスタ４の負出力（すなわち”０”）が与えられるため何も動作せず、前値の正常または異常状態を保持している。
【０１１８】
これに対して、被監視クロック１の入力によりシフトレジスタ４の８段目まで“０”が入力された場合を考える。このとき、前サイクルにおける異常判定回路５の正常判定の反転値が異常判定回路６の正常値検出回路６Ａ１に与えられているため、すなわち正常値検出回路６Ａ１はディセーブル状態にあるため、正常値検出回路６Ａ２のみが被監視クロックの１サイクル分“１”となり、ＳＲフリップフロップ６Ｃをセットして“１”とする。
【０１１９】
すなわち、監視クロック２の分周出力が“０”間に被監視クロック１が８個存在する場合を正常とする正常値検出回路６Ａ２が動作して、被監視クロック１が正常であることをＳＲフリップフロップ６Ｃにセットする。このとき、異常判定回路５は何も動作せず、前値を保持する。
【０１２０】
その後の動作は第１の実施形態と同様である。
【０１２１】
（ｃ）異常時
異常の場合は第１の実施形態と同様の動作であるが、正常値検出回路５Ａ１の記憶回路は正常であった前値を保持することになる。
【０１２２】
尚、最悪の場合、異常を検出後、監視クロックの３．５周期の間に正常な被監視クロックが入力されないと正常な状態へは復帰しない。
【０１２３】
（Ｃ−３）第３の実施形態の効果
以上のように、第３の実施形態によれば、第１の実施形態の構成に正常値検出結果の保持回路を新たに設けたことにより、監視クロックと監視クロックが非同期で、被監視クロックの周波数が監視クロックの周波数で割り切れない場合においてもクロック断の検出を含むクロック異常の検出を１サイクル単位で検出可能とできる。
【０１２４】
（Ｄ）他の実施形態
上述の第２の実施形態においては、監視クロックの分周結果を各シフトレジスタのリセット入力として説明したが、要は、ロード入力又はイネーブル入力と同じである。
【０１２５】
上述の第２の実施形態においては、正常値検出回路及び異常値検出回路をエッジ検出回路として説明したが、第１の実施形態の場合と同様に、論理積回路で構成することもできる。
【０１２６】
上述の第３の実施形態においては、正常値の記憶回路を正常値検出回路５Ａ１に設けたが、他の正常値検出回路に設ける構成としても良い。
【０１２７】
上述の第１〜第３の実施形態においては、被監視クロックをシフトレジスタのシフトクロックに用いると共に、監視クロックの分周出力で監視区間を切り替える場合について述べたが、被監視クロックと監視クロックの当該関係を入れ替えた構成としても良い。
【０１２８】
上述の第１〜第３の実施形態においては、被監視クロックと監視クロックとが非同期で、かつ、被監視クロックの周波数が監視クロックの周波数よりも高いものとして説明を行ったが、被監視クロックと監視クロックは同期していても構わないし、互いの周波数の関係もどのような関係であっても構わない。
【０１２９】
【発明の効果】
（Ａ）上述のように請求項１に記載の発明によれば、被監視クロックの異常の検出にシフトレジスタを使用し、監視クロックの被監視クロックによるサンプリング結果である、シフトレジスタの各段の出力結果を基に被監視クロックが正常か異常かの判定を行うようにしたことにより、監視すべき変化点を少なくできる。かくして、クロック異常監視回路のゲート規模の小型化と低消費電力化を実現できる。
【０１３０】
（Ｂ）上述のように請求項２に記載の発明によれば、被監視クロックの異常の検出にシフトレジスタを使用し、監視クロックの被監視クロックによるサンプリング結果である、シフトレジスタの各段の出力結果を基に被監視クロックが正常か異常かの判定を行うようにしたことにより、監視すべき変化点を少なくできる。かくして、クロック異常監視回路のゲート規模の小型化と低消費電力化を実現できる。
【０１３１】
（Ｃ）上述の請求項３に記載の発明にように、請求項１又は請求項２に記載の発明の監視クロックと被監視クロックの関係を入れ替えるたとしても、請求項１又は請求項２に記載の発明と同様の効果を得ることができる。
【０１３２】
（Ｄ）上述の請求項４に記載の発明のように、請求項１、請求項２又は請求項３に記載の発明におけるクロック異常検出回路の異常判定回路として、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出する正常値検出回路と、シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路を備えるようにすれば、最も基本的な回路構成を実現することができる。
【０１３３】
（Ｅ）上述の請求項５に記載の発明のように、請求項１、請求項２又は請求項３に記載の発明におけるクロック異常検出回路の異常判定回路の一つとして、正常とみなす条件をそれぞれ異にする、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出する複数の正常値検出回路と、当該複数の正常値検出回路の一方の結果を記憶する記憶手段と、シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路とを備え、また当該異常判定回路を除く他の異常判定回路として、正常とみなす条件をそれぞれ異にする、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出するものであって、一つの異常判定回路に設けられている記憶手段の記憶結果を基に一つの異常判定回路とは異なる条件の検出を目的とするもののみが選択的に動作される複数の正常値検出回路と、シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路とを備えるようにすれば、正常な状態が複数存在する場合にも対応し得る回路構成を実現することができる。
【図面の簡単な説明】
【図１】クロック異常検出回路の第１の実施形態例を示す機能ブロック図である。
【図２】第１の実施形態例の動作内容を示すタイミングチャートである。
【図３】クロック異常検出回路の第２の実施形態例を示す機能ブロック図である。
【図４】第２の実施形態例の動作内容を示すタイミングチャートである。
【図５】クロック異常検出回路の第３の実施形態例を示す機能ブロック図である。
【符号の説明】
１…被監視クロック、２…監視クロック、３…分周回路、４…シフトレジスタ、５、６…異常判定回路、５Ａ、５Ａ１、５Ａ２、６Ａ、６Ａ１、６Ａ２…正常値検出回路、５Ｂ、６Ｂ…異常値検出回路、５Ｃ、６Ｃ…ＳＲフリップフロップ、５Ｄ、６Ｄ…Ｄフリップフロップ、５Ｅ、６Ｅ、８…論理和回路、７…クロック反転素子、９…アラーム。
【発明の属する技術分野】
本発明は、デジタル通信装置（例えば、伝送装置）において、外部入力されるクロックパルスの周波数異常状態（欠落や余剰による。）を、発振器を使用して検出するクロック異常検出回路に関する。
【０００２】
【従来の技術】
文献１：特開平０６−２０４９９３号公報
文献２：特開平０８−３１６９４６号公報
従来、クロック異常の検出、特にクロック断を検出する回路として、上記文献１の図１〜図３に開示されたものや、文献２の図１及び図６〜図８に開示されたものがある。これら従来技術を以下簡単に説明する。
【０００３】
まず、モノステーブル・マルチバイブレータを用いるものは、バイブレータの出力するパルス幅を与える時定数（コンデンサＣと抵抗Ｒによって決定される）を、監視対象とするクロック信号の周期より大きく設定しておくことで、クロック信号が入力される限りにおいて出力値を一方の状態、例えば高電位状態（以下「Ｈ」という。）に保ち、クロック信号の途絶に伴って出力値が低電位状態（以下「Ｌ」という。）に変化するようにしている。この種の回路では、出力値が「Ｌ」になるとクロック信号が断状態になったと判別される。
【０００４】
他方、カウンタ回路を二つ備えるものは、一方のカウンタに監視対象とするクロック信号を入力する一方、他方のカウンタに基準クロック信号を入力し、二つのカウンタ出力を比較器によって監視する構成を採る。この場合、比較器はカウンタにおけるカウントアップを監視し、他方のカウンタからのカウント値に基づいてカウンタにおけるカウントアップの間隔を計測する。ここで、一定時間カウントアップが行われない場合にはクロック信号が途絶したものと判定する。
【０００５】
また他の構成として、検出対象のクロック信号をリセット信号に用い、基準クロック信号を計数するように接続したカウンタを具え、クロック信号が断状態において基準クロック信号パルスが所定数入力した時に、クロック信号の途絶を示す出力を発生するように構成するものもある。
【０００６】
更に、クロック断の検出は、主として監視クロックと被監視クロックが非同期で同一速度の場合、監視クロックで一定周期毎に非監視クロックを監視し、その周期内で被監視クロックが全く入力しなければクロック断発生とする方法、監視クロックと被監視クロックが非同期で、被監視クロックが監視クロックよりも低速の場合、監視クロックで被監視クロックのエッジ検出を行うが、エッジ検出周期が予め設定した周期よりも長い時にクロック断発生とする方法、監視クロックが、監視クロックと非同期で同一速度の被監視クロックの断を検出する際、該被監視クロックをｎ分周して変化点が順次ずれたｎ系列の分周被監視クロックを生成する分周手段と、監視クロックを用いて分周被監視クロックの変化点の有無を検出し、検出結果から被監視クロックの断を１クロック単位で検出するクロック断検出手段を有するように構成する方法がある。
【０００７】
【発明が解決しようとする課題】
ところが、以上述べたいずれの方法にあっても次のような問題があった。
【０００８】
例えば、マルチバイブレータに付加すべきコンデンサＣ及び抵抗Ｒの存在が半導体の集積化に適さないという問題があった。また、非同期の二つのクロック信号によってそれぞれ独立に動作するカウンタ出力を比較することによってクロック信号の途絶を判断する方法は、比較回路の内部構成が極めて複雑になり、精度に欠ける構成であるという問題があった。
【０００９】
【課題を解決するための手段】
本発明は以上の課題を考慮してなされたもので、かかる課題を解決するため以下の手段を提案する。
【００１０】
（Ａ）第１の手段として、監視クロックを使用して、被監視クロックの異常検出を実行するクロック異常検出回路において、(1) 監視クロックを分周し出力する分周回路と、(2) 分周回路から入力される分周後の監視クロックを、被監視クロックをシフトクロックに用いてシフトさせるシフトレジスタと、(3) それぞれ分周後の監視クロックの１周期を監視区間として相補的に動作し、各監視区間において、シフトレジスタの各段に現れる出力状態から被監視クロックの入力断の発生又は正常入力を超えるクロック入力の発生を監視し、被監視クロックの入力断から正常入力の検出までと、正常入力を超えるクロック入力から正常入力の検出までの間に異常信号の出力を行う複数の異常判定回路と、(4) 複数の異常判定回路の判定結果の論理和を演算する演算回路とを備えるものを提案する。
【００１１】
このクロック異常検出回路では、監視クロックの被監視クロックによるサンプリング結果である、シフトレジスタの各段の出力結果を基に被監視クロックが正常か異常かの判定を行う。なお、監視すべき変化点（正常か否かの判定に必要な変化点）は一般に１箇所又は２箇所で良い。
【００１２】
また、シフトレジスタを複数の異常判定回路の共有とし、これら複数の異常判定回路を相補的に動作させるため、被監視クロックの常時監視を実現できる。
【００１３】
（Ｂ）第２の手段として、監視クロックを使用して、被監視クロックの異常検出を実行するクロック異常検出回路において、(1) 監視クロックを分周し出力する分周回路と、(2) それぞれ分周回路から入力される分周後の監視クロックをロード又はイネーブル入力に用い、１又は０の固定入力を、被監視クロックをシフトクロックに用いてシフトさせる複数のシフトレジスタと、(3) それぞれ分周後の監視クロックの１周期を監視区間として相補的に動作し、各監視区間において、複数のシフトレジスタのうち対応するシフトレジスタの各段に現れる出力状態から被監視クロックの入力断の発生又は正常入力を超えるクロック入力の発生を監視し、被監視クロックの入力断から正常入力の検出までと、正常入力を超えるクロック入力から正常入力の検出までの間に異常信号の出力を行う複数の異常判定回路と、(4) 複数の異常判定回路の判定結果の論理和を演算する演算回路とを備えるものを提案する。
【００１４】
このクロック異常検出回路の場合も、監視クロックの被監視クロックによるサンプリング結果である、シフトレジスタの各段の出力結果を基に被監視クロックが正常か異常かの判定を行う。なお、監視すべき変化点（正常か否かの判定に必要な変化点）は一般に１箇所又は２箇所で良い。
【００１５】
また、シフトレジスタを複数の異常判定回路の共有とし、これら複数の異常判定回路を相補的に動作させるため、被監視クロックの常時監視を実現できる。
【００１６】
（Ｃ）第３の手段として、前述の第１又は第２の手段における監視クロックと被監視クロックの関係を入れ替えるものを提案する。
【００１７】
（Ｄ）第４の手段として、前述の第１、第２又は第３の手段に係るクロック異常検出回路の異常判定回路に、(1) シフトレジスタの各段に現れる出力状態から正常な出力状態を検出する正常値検出回路と、(2) シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路を備えるものを提案する。
【００１８】
（Ｅ）第５の手段として、前述の第１、第２又は第３の手段に係るクロック異常検出回路の異常判定回路の一つに、(1) 正常とみなす条件をそれぞれ異にする、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出する複数の正常値検出回路と、(2) 当該複数の正常値検出回路の一方の結果を記憶する記憶手段と、(3) シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路とを備え、当該異常判定回路を除く他の異常判定回路に、(1) 正常とみなす条件をそれぞれ異にする、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出するものであって、一つの異常判定回路に設けられている記憶手段の記憶結果を基に一つの異常判定回路とは異なる条件の検出を目的とするもののみが選択的に動作される複数の正常値検出回路と、(2) シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路とを備えるものを提案する。
【００１９】
【発明の実施の形態】
（Ａ）第１の実施形態
（Ａ−１）装置構成
図１に、本発明の第１の実施形態例を示す。なお、図１はクロック異常検出回路の回路構成を機能的に表したものである。
【００２０】
被監視クロック１は、シフトレジスタ（Ｄフリップフロップの多段構成でなる。）４のクロック入力端子に接続される。シフトレジスタ４の出力は、異常判定回路５（正常値検出回路５Ａ、正常入力を超える出力を検出する異常値検出回路５Ｂ、ＳＲフリップフロップ５Ｃ、Ｄフリップフロップ５Ｄでなる。）の正常値検出回路５Ａと異常値検出回路５Ｂの入力に接続される。異常判定回路５の出力は、論理和演算回路８に接続される。論理和演算回路８の出力は、アラーム９に接続される。
【００２１】
一方、監視クロック２は、分周回路（Ｔフリップフロップでなる。）３のクロック入力端子と、クロック反転素子７に接続される。分周回路３の正出力は、シフトレジスタ４のデータ入力端子と、異常判定回路６（正常値検出回路６Ａ、異常値検出回路６Ｂ、ＳＲフリップフロップ６Ｃ、Ｄフリップフロップ６Ｄでなる。）のＳＲフリップフロップ６ＣとＤフリップフロップ６Ｄのデータイネーブル入力端子に接続される。分周回路３の負出力は、異常判定回路５のＳＲフリップフロップ５ＣとＤフリップフロップ５Ｄのデータイネーブル入力端子に接続される。
【００２２】
クロック反転素子７の出力は、異常判定回路５及び６を構成するＳＲフリップフロップ５Ｃ及び６Ｃと、Ｄフリップフロップ５Ｄ及び６Ｄのクロック入力端子に接続される。
【００２３】
以上が、本実施形態の代表的な機能ブロックの接続構成である。続いて、異常判定回路５及び６の構成を説明する。なお言うまでもないが、この各回路の構成は一例であってこれに限定されるものではない。
【００２４】
まず、異常判定回路５の構成を説明する。前述のように異常判定回路５は、正常値検出回路５Ａと、異常値検出回路５Ｂと、ＳＲフリップフロップ５Ｃと、Ｄフリップフロップ５Ｄとを有している。
【００２５】
ここで、正常値検出回路５Ａは、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ段目（正常値ｎの検出用）に位置するＤフリップフロップの全出力の論理積を求める演算回路である。
【００２６】
他方、異常値検出回路５Ｂは、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ＋１段目（オーバフローの検出用）に位置するＤフリップフロップの全出力の論理積を求める演算回路である。
【００２７】
ＳＲフリップフロップ５Ｃは、正常値検出回路５Ａの出力をセット入力とし、異常値検出回路５Ｂの出力をリセット入力とする回路である。なお、そのデータ入力には固定電圧（ここでは「Ｌ」レベル）が入力されている。また、そのＤ入力のイネーブル端子には分周回路３の負出力が入力されている。また、クリア端子にはクロック反転素子７の出力が入力されている。
【００２８】
Ｄフリップフロップ５Ｄは、ＳＲフリップフロップ５Ｃの出力をデータ入力とする回路である。なお、そのイネーブル端子には分周回路３の負出力が入力されている。また、そのクロック入力にはクロック反転素子７の出力が入力されている。このＤフリップフロップ５Ｄの出力を反転したものが論理和演算回路８の一方の入力となる。
【００２９】
このように、ＳＲフリップフロップ５ＣとＤフリップフロップ５Ｄのそれぞれは、監視クロック２（１／２周期遅れたタイミング）を動作クロックとして動作し、分周出力の半周期を動作期間とする。
【００３０】
次に、異常判定回路６の構成を説明する。前述のように異常判定回路６は、正常値検出回路６Ａと、異常値検出回路６Ｂと、ＳＲフリップフロップ回路６Ｃと、Ｄフリップフロップ回路６Ｄとを有している。この構成は基本的に異常判定回路５と同じである。違いは信号の入力関係である。
【００３１】
例えば、正常値検出回路６Ａは、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ段目（正常値ｎの検出用）に位置するＤフリップフロップの全出力の論理積を求める演算回路である。ただし、正常値検出回路５Ａへの入力がシフトレジスタ４の正出力であったのに対し、この正常値検出回路６Ａへの入力はシフトレジスタ４の負出力となる。
【００３２】
また、異常値検出回路６Ｂも、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ＋１段目（オーバフローの検出用）に位置するＤフリップフロップの全出力の論理積を求める演算回路が用いられる。この異常値検出回路６Ｂもその入力はシフトレジスタ４の負出力となる。
【００３３】
ＳＲフリップフロップ６Ｃは、正常値検出回路６Ａの出力をセット入力とし、異常値検出回路６Ｂの出力をリセット入力とする回路である。また、そのデータ入力には固定電圧（ここでは「Ｌ」レベル）が入力されている。また、クリア端子にクロック反転素子７の出力が入力されている。これらの接続は異常判定回路５のＳＲフリップフロップ５Ｃと同じである。違いは、そのＤ入力のイネーブル端子に分周回路３の正出力が入力されている点である。
【００３４】
Ｄフリップフロップ６Ｄは、ＳＲフリップフロップ６Ｃの出力をデータ入力とする回路である。なお、そのイネーブル端子に分周回路３の正出力が入力されている点で異常判定回路５のＤフリップフロップ５Ｄと異なるだけで、そのクロック入力にはクロック反転素子７の出力が入力される。また、Ｄフリップフロップ６Ｄの出力を反転したものが論理和演算回路８の他方の入力となる。
【００３５】
このように、ＳＲフリップフロップ６ＣとＤフリップフロップ６Ｄのそれぞれは、監視クロック２（１／２周期遅れたタイミング）を動作クロックとして動作し、分周出力の半周期（異常判定回路５の不動作期間）を動作期間とする。
【００３６】
（Ａ−２）異常検出動作
このクロック異常検出回路は、被監視クロックと監視クロックが非同期で、被監視クロックが監視クロックよりも周波数の高い場合においても、クロック断検出を含むクロック異常の検出を１サイクル単位で検出可能とするものである。
【００３７】
クロック異常を１サイクル単位に単純に検出可能とするには、監視クロックが被監視クロックの分周比の周期と一致することが望ましい。そこで、ここでは監視クロックが被監視クロック１の８分周比の周期であるものとして説明する。
【００３８】
図２は、かかる前提での図１に示す回路構成の動作内容を示すタイムチャートである。図２の１段目と３段目に示すように、監視クロック２は被監視クロック１の８分周に相当する。
【００３９】
このため、シフトレジスタ４においても、そのレジスタの段数は８＋１の９段とする。
【００４０】
（ａ）リセット時
図示していないが、リセット時、シフトレジスタ４を構成する全てのレジスタ出力は“０”となる。このとき、異常判定回路５の出力はクロック断アラームの発出状態（すなわち、Ｄフリップフロップ５Ｄの負論理出力が”１”）となる。また、監視クロックを分周する分周回路３の出力も”０”となる。従って、リセット時に通信装置として警報が発出されないようにする構成が別途設けられている。
【００４１】
（ｂ）正常時
リセット解除後、監視クロック分周回路３の出力は、監視クロック２の入力によって”０”から“１”へ変化し、被監視クロック１の入力により、監視クロック２の分周結果がシフトレジスタ４ヘ順次データ入力されることになる。
【００４２】
被監視クロック１の入力が正常であった場合、被監視クロック１の入力に従ってシフトレジスタ４の８段目まで“１”が入力される。
【００４３】
このとき、正常値検出回路５Ａが例えばシフトレジスタ４の１段目から８段目までの出力の全ての論理積を求める演算回路であったとすると、異常判定回路５の正常値検出回路５Ａは被監視クロック１の１サイクル分“１”となり、ＳＲフリップフロップ５Ｃがセットされて“１”となる。
【００４４】
またこのとき、異常値検出回路５Ｂが例えばシフトレジスタの１段目から９段目までの出力の全ての論理積を求める演算回路であったとすると、この場合は正常な場合であるため次の被監視クロック１の入力時にもシフトレジスタ４の初段の出力は”０”となり（監視クロックの分周結果は“０”であるため）、異常値検出回路５Ｂは何の動作も行わない。
【００４５】
一方このとき、異常判定回路６には、シフトレジスタ４の全レジスタの負論理出力結果が接続されているため、異常判定回路６は何も動作しない。例えば、リセット解除直後のような前値が異常であると異常のままであり、正常の場合は正常のままである。
【００４６】
次に、被監視クロック１の入力によりシフトレジスタ４の８段目まで“０”が入力された場合を考える。このとき、異常判定回路６の正常値検出回路６Ａにはシフトレジスタ４の負論理出力が８段目まで全て”１”となるため、その出力にあっては被監視クロック１の１サイクル分“１”となり、ＳＲフリップフロップ６Ｃがセットされて“１”となる。このとき、異常判定回路５は何も動作せず、前値を保持する。
【００４７】
なお、監視クロック２の分周出力が“０”であると、その反転値が入力される異常判定回路５のＳＲフリップフロップ５ＣとＤフリップフロップ５Ｄはデータイネーブルとなり、監視クロック２の立ち下がりエッジでＤフリップフロップ５ＤにＳＲフリップフロップ５Ｃの結果がシフトされ、ＳＲフリップフロップ５Ｃはクリアされる。この結果、Ｄフリップフロップ５Ｄの負論理出力は”０”となる。
【００４８】
逆に、監視クロック２の分周出力が“１”であると、異常判定回路６のＳＲフリップフロップ６ＣとＤフリップフロップ６Ｄはデータイネーブルとなり、監視クロックの立ち下がりエッジでＤフリップフロップ６ＤにＳＲフリップフロップ６Ｃの結果がシフトされ、ＳＲフリップフロップ６Ｃはクリアされる。この結果、Ｄフリップフロップ６Ｄの負論理出力は”０”となる。
【００４９】
ここで、論理和演算回路８は、各異常判定回路のＤフリップフロップの負論理出力結果の論理和を出力するので、このように正常の場合には、アラーム９は“０”のままとなり、正常と判定される。すなわち、監視クロック２の分周結果が“１”の１周期の監視区間を異常判定回路５が監視し、“０”の１周期の監視区間を異常判定回路６が監視する構成である。
【００５０】
（ｃ）異常時
クロック数が少ない異常の場合、例えば、監視クロック２の分周出力が“０”の間に被監視クロック１が７クロックしか存在しなかった場合、被監視クロック１の入力によってはシフトレジスタ４の７段目までしか“１”が入力されない。このため、正常値検出回路６Ａによって、ＳＲフリップフロップ６Ｃが“１”にセットされることはない。もちろん、異常値検出回路６Ｂも動作しない。この状態で、監視クロック２が“１”に変化すると、監視クロック２の立ち下がりエッジにてＤフリップフロップ６Ｄの負論理出力結果が“１”となり、監視クロック２が次に“０”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００５１】
これに対して、クロック数が多い異常の場合、例えば、監視クロック２の分周出力が“１”の間に被監視クロック１が９クロックも存在した場合、被監視クロック１の入力によってシフトレジスタ４の９段目まで“１”が入力される。この場合、８段目まで”１”が入力された時点で正常値検出回路５ＡがＳＲフリップフロップ５Ｃを“１”にセットしているが、異常値検出回路５Ｂの検出出力によってリセットされることになり、ＳＲフリップフロップ５Ｃの出力は再度“０”へ戻される。この状態で、監視クロック２が“０”に変化すると、監視クロック２の立ち下がりエッジにてＤフリップフロップ５Ｄの負論理出力結果が“１”となり、監視クロック２が次に“１”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００５２】
また、クロック断異常の場合、例えば、監視クロック２の分周出力が“１”の間にシフトレジスタ４に“１”が入力されない場合、正常値検出回路５ＡはＳＲフリップフロップ５Ｃを“１”にセットしないため、監視クロック２が次に“１”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００５３】
尚、異常を検出後、監視クロックの２．５周期の間に正常な被監視クロックが入力されないと正常な状態へは復帰しない。
【００５４】
（Ａ−３）第１の実施形態の効果
以上のように、第１の実施形態によれば、監視クロックの分周結果を入力する被監視クロックにて動作するシフトレジスタ４と、監視クロックの１周期を監視区間とする２つの異常判定回路５及び６とを設け、シフトレジスタ１個の結果と監視をそれぞれ監視クロックの“０”と“１”の間そのぞれの異常判定回路にて交互に実施するようにしたことにより、常時クロックの異常を監視検出可能とできる。
【００５５】
しかも、被監視クロックを計数するための手段は１個で良く、しかも当該手段はシフトレジスタ４で構成されるため、監視すべき変化点はシフトレジスタ４の中で１箇所か２個所で済む。
【００５６】
また、クロック断の場合、異常判定回路は異常と判定した後は動作しないため、従来のクロック異常検出回路に比してゲート規模や消費電力が少なくて済む。しかも、周波数がレジスタのデバイス能力に近いほどの高い周波数においても常時クロック異常の検出を行うことができる。
【００５７】
（Ｂ）第２の実施形態
（Ｂ−１）装置構成
図３に、本発明の第２の実施形態を示す。なお、この図３の場合も、図１の場合と同様、クロック異常検出回路の回路構成を機能的に表すものとする。第１の実施形態では、シフトレジスタを回路内に１個だけ設ける場合について説明したが、本実施形態では新たにシフトレジスタ１０を追加し、全部で２つのシフトレジスタを用いる回路構成について説明する。
【００５８】
本実施形態の場合、被監視クロック１は、シフトレジスタ４のクロック入力端子に接続される。シフトレジスタ４のデータ入力には“１”又は“０”の固定値が接続される。監視クロック２の分周結果の負論理出力は、当該出力が“１”の場合にシフトレジスタ４の全レジスタを“０”に設定するリセット入力端子に接続される。シフトレジスタ４の正論理出力結果は異常判定回路５の正常値検出回路５Ａ及び異常値検出回路５Ｂに接続される。
【００５９】
また、被監視クロック１はシフトレジスタ１０のクロック入力端子にも接続される。シフトレジスタ１０のデータ入力には“１”又は“０”の固定値が接続される。監視クロック２の分周結果の正論理出力は、当該出力が“１”の場合にシフトレジスタ１０の全レジスタを“０”に設定するリセット入力端子に接続される。シフトレジスタ１０の正論理出力結果は異常判定回路６の正常値検出回路６Ａ及び異常値検出回路６Ｂに接続される。
【００６０】
なお、異常判定回路５及び６には第１の実施形態と同じものを使用する。もっとも、その入力は前述のように異なっており、異常判定回路５にはシフトレジスタ４の出力が入力され、異常判定回路６にはシフトレジスタ１０の出力が入力とされる。また、シフトレジスタ４と１０とではリセット周期が逆位相の関係にあるので、出力が現れる期間も相補的な関係にある。
【００６１】
その他の構成は第１の実施形態の場合と同様である。
【００６２】
（Ｂ−２）異常検出動作
このクロック異常検出回路の場合も、被監視クロックと監視クロックが非同期で、被監視クロックが監視クロックよりも周波数の高い場合においても、クロック断検出を含むクロック異常検出を１サイクル単位で検出可能とするものである。
【００６３】
このクロック異常検出回路の場合も、第１の実施形態と同様、監視クロックが被監視クロックの８分周比の周期であるものとして説明する。
【００６４】
図４は、かかる前提での図３に示す回路構成の動作内容を示すタイムチャートである。図４の１段目と３段目に示すように、監視クロック２は被監視クロック１の８分周に相当する。
【００６５】
このため、シフトレジスタ４及び１０のいずれについても、そのレジスタの段数は８＋１の９段とする。
【００６６】
（ａ）リセット時
図示していないが、リセット時、シフトレジスタ４を構成する全てのレジスタ出力は“０”となり、異常判定回路５の出力はクロック断アラームの発出状態（すなわち、Ｄフリップフロップ５Ｄの負論理出力が”１”）となる。また、監視クロックを分周する分周回路３の出力も”０”となる。従って、リセット時に通信装置として警報が発出されないようにする構成が別途設けられている。
【００６７】
（ｂ）正常時
リセット解除後、監視クロック分周回路３の出力は、監視クロック２の入力によって”０”から“１”へ変化する。このとき、シフトレジスタ１０はリセットされる。一方、シフトレジスタ４においては、被監視クロック１の入力により、データ入力の“１”または“０”がシフトレジスタヘ順次データ入力されることになる。
【００６８】
被監視クロック１の入力が正常であった場合、被監視クロック１の入力に従ってシフトレジスタ４の８段目まで“１”または“０”が入力される。例えば、正常値検出回路５Ａと異常値検出回路５Ｂを立上り又は立下りエッジ検出回路とすると、シフトレジスタ４の８段目のエッジ入力により正常値検出回路５Ａは被監視クロック１の１サイクル分“１”となり、ＳＲフリップフロップ５Ｃがセットされて“１”となる。
【００６９】
ただし、この場合は正常な場合であるため次の被監視クロック１の入力時には監視クロック２の分周結果が反転されるのでシフトレジスタ４を構成する全レジスタは“０”にリセットされる。この場合、異常値検出回路５Ｂはエッジがないため何も動作しない。
【００７０】
一方このとき、異常判定回路６には、シフトレジスタ１０の出力が接続されているが、シフトレジスタ１０がリセットされているため何も動作しない。例えば、リセット解除直後のような前値が異常であると異常のままであり、正常の場合は正常のままである。
【００７１】
次に、監視クロック分周回路３の出力が監視クロック２の入力により”１”から“０”へ変化した場合を考える。この場合、シフトレジスタ４はリセットされる。他方、シフトレジスタ１０においては被監視クロック１の入力により、データ入力の“１”または“０”が順次シフトレジスタヘデータ入力される。
【００７２】
このとき、被監視クロック１の入力によりシフトレジスタ１０の８段目まで“１”または“０”が入力され、シフトレジスタ１０の８段目のエッジ入力により異常判定回路６の正常値検出回路６Ａは被監視クロックの１サイクル分“１”となり、ＳＲフリップフロップ６Ｃがセットされて“１”となる。
【００７３】
ただし、この場合も正常な場合であるため次の被監視クロック１の入力時には監視クロック２の分周結果が反転されるので、シフトレジスタ１０を構成する全レジスタは“０”にリセットされ。この場合、異常値検出回路６Ｂはエッジがないため何も動作しない。
【００７４】
一方このとき、異常判定回路５にはシフトレジスタ４が接続されているが、シフトレジスタ４がリセットされているため何も動作しない。すなわち、異常判定回路５は何も動作せず、前値を保持する。
【００７５】
なお、監視クロック２の分周結果が“０”であると、その反転値が入力される異常判定回路５のＳＲフリップフロップ５ＣとＤフリップフロップ５Ｄはデータイネーブルとなり、監視クロック２の立ち下がりエッジでＤフリップフロップ５ＤにＳＲフリップフロップ５Ｃの結果がシフトされ、ＳＲフリップフロップ５Ｃはクリアされる。この結果、Ｄフリップフロップ５Ｄの負論理出力は”０”となる。
【００７６】
逆に、監視クロック２の分周結果が“１”であると、異常判定回路６のＳＲフリップフロップ６ＣとＤフリップフロップ６Ｄはデータイネーブルとなり、監視クロック２の立ち下がりエッジでＤフリップフロップ６ＤにＳＲフリップフロップ６Ｃの結果がシフトされ、ＳＲフリップフロップ６Ｃはクリアされる。この結果、Ｄフリップフロップ６Ｄの負論理出力は”０”となる。
【００７７】
ここで、論理和演算回路８は、各異常判定回路のＤフリップフロップの負論理出力結果の論理和を出力するので、このように正常な場合には、アラーム９は“０”のままとなり、正常と判定される。すなわち、監視クロック２の分周結果が“１”の１周期の監視区間を異常判定回路５が監視し、“０”の１周期の監視区間を異常判定回路６が監視する構成である。
【００７８】
（ｃ）異常時
クロック数が少ない異常の場合、例えば、監視クロック２の分周出力が“０”の間に被監視クロック１が７クロックしか存在しなかった場合、被監視クロック１の入力によってはシフトレジスタ１０の７段目までしか“１”が入力されない。このため、正常値検出回路６Ａによって、ＳＲフリップフロップ６Ｃが“１”にセットされることはない。もちろん、異常値検出回路６Ｂも動作しない。この状態で、監視クロック２が“１”に変化すると、監視クロック２の立ち下がりエッジにてＤフリップフロップ５Ｄの負論理出力結果が“１”となり、監視クロック２が次に“０”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００７９】
これに対して、クロック数が多い異常の場合、例えば、監視クロック２の分周出力が“１”の間に被監視クロック１が９クロックも存在した場合、被監視クロック１の入力によってシフトレジスタ４の９段目まで“１”が入力される。この場合、８段目まで”１”が入力された時点で正常値検出回路５ＡがＳＲフリップフロップ５Ｃを“１”にセットしているが、異常値検出回路５Ｂの検出出力によってリセットされることになり、ＳＲフリップフロップ５Ｃの出力は再度“０”へ戻される。この状態で、監視クロック２が“０”に変化すると、監視クロック２の立ち下がりエッジにてＤフリップフロップ５Ｄの負論理出力結果が“１”となり、監視クロック２が次に“１”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００８０】
また、クロック断異常の場合、例えば、監視クロック２の分周出力が“１”の間にシフトレジスタ４に“１”が入力されない場合、正常値検出回路５ＡはＳＲフリップフロップ５Ｃを“１”にセットしないため、監視クロック２が次に“１”になって正常になるまで異常が保持され、アラーム９が“１”となる。
【００８１】
尚、異常を検出後、監視クロックの２．５周期の間に正常な被監視クロックが入力されないと正常な状態へは復帰しない。
【００８２】
（Ｂ−３）第２の実施形態の効果
以上のように、第２の実施形態によれば、監視クロックの分周結果をリセット又はセット入力とし、被監視クロックの入力により“１”または“０”のデータを入力する２つのシフトレジスタ４及び１０と、監視クロックの１周期を監視区間とする２つの異常判定回路５及び６とを設け、シフトレジスタ１個と異常判定回路１個を監視クロック分周結果の“０”と“１”の間のそのぞれの区間を監視区間として対にて交互に実施するようにしたことにより、常時クロックの異常を監視検出可能とできる。
【００８３】
しかも、第１の実施形態とは異なり、正常値検出回路及び異常値検出回路をエッジ検出回路で構成できるため、ゲート規模や消費電力が少なくて良い。
【００８４】
（Ｃ）第３の実施形態
（Ｃ−１）装置構成
図５に、本発明の第３の実施形態を示す。なお、この図５の場合も、図１の場合と同様、クロック異常検出回路の回路構成を機能的に表すものとする。この実施形態では、第１の実施形態で説明した異常判定回路５を複数（図では２つ）設け、そのいずれか一方の正常値検出結果を記憶させるようにする。また、その出力結果を異常判定回路６に接続することで、異常判定回路５が正常判定に用いた条件とは異なる条件で異常判定回路６の判定動作が行われるように構成する。
【００８５】
かかる構成とするのは、第１の実施形態や第２の実施形態とは異なり、被監視クロックの周波数が監視クロックの周波数で割り切れない場合を想定しているためである。
【００８６】
例えば、第１の実施形態と同様、監視クロックが被監視クロックのほぼ８分周比である場合でも、被監視クロックの周波数が監視クロックの周波数で割り切れない場合には、”７”と”８”の両方を正常と判定する必要がある。
【００８７】
ただし、単に、第１の実施形態で説明した正常値検出回路を増加させただけでは、連続する２クロックパルスの欠落を監視できない場合がある。
【００８８】
そこで、この実施形態では、クロック異常検出回路として、監視クロックと監視クロックが非同期で、被監視クロックの周波数が監視クロックの周波数で割り切れない場合においてもクロック断検出を含むクロック異常検出を１サイクル単位で検出可能とするために、異常判定回路５が正常値検出回路５Ａ１の条件で正常を確認した場合には、相補的に動作する異常判定回路６の正常値検出回路６Ａ１は動作しないようにする。すなわち、正常値検出回路６Ａ２のみで正常か否かを判定させるようにする。
【００８９】
勿論、異常判定回路５が正常値検出回路５Ａ２の条件で正常を確認した場合には、相補的に動作する異常判定回路６の正常値検出回路６Ａ２は動作しないようにし、正常値検出回路６Ａ１のみで正常か否かを判定させるようにする。
【００９０】
具体的には異常判定回路５及び６に以下の構成を採用する。なお言うまでもないが、この回路の構成は一例であってこれに限定されるものではない。
【００９１】
まず、異常判定回路５の構成を説明する。この異常判定回路５は、第１の正常値検出回路５Ａ１と、第２の正常値検出回路５Ａ２と、異常値検出回路５Ｂと、ＳＲフリップフロップ５Ｃと、Ｄフリップフロップ５Ｄと、論理和回路５Ｅとを有している。
【００９２】
ここで、第１の正常値検出回路５Ａ１は、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ−１段目に位置するＤフリップフロップの全出力の論理積を求める演算回路である。なお、第１の正常値検出回路５Ａ１は、第２の正常値検出回路５Ａ２の”１”出力でリセットされる。また、その出力は論理和回路５Ｅに入力されるが、異常判定回路５とは異なるクロック数を異常判定回路６が正常と判断できるようにその出力を異常判定回路６に出力する構成を採る。接続の詳細については後述する。
【００９３】
第２の正常値検出回路５Ａ２は、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ段目に位置するＤフリップフロップの全出力の論理積を求める演算回路である。その出力は論理和回路５Ｅに入力される。また前述のように第２の正常値検出回路５Ａ２は、”１”出力が得られたとき第１の正常値検出回路５Ａ１の出力をリセットするようになっている。
【００９４】
このリセット機能の存在により、異常の有無を判定する機能が異常判定回路５から異常判定回路６に切り替わる時点で、第１の正常値検出回路５Ａ１の条件が正常とされるならば（ｎ−１クロックが異常判定回路５で正常とする条件ならば）、第１の正常値検出回路５Ａ１の出力は”１”に維持され、第２の正常値検出回路５Ａ２の条件が正常とされるならば（ｎクロックが異常判定回路５で正常とする条件ならば）、第１の正常値検出回路５Ａ１の出力は”０”にリセットされる。
【００９５】
ＳＲフリップフロップ５Ｃは、第１の正常値検出回路５Ａ１又は第２の正常値検出回路５Ａ２のいずれかの出力をセット入力とし、異常値検出回路５Ｂの出力をリセット入力とする回路である。なお、そのデータ入力には固定電圧（ここでは「Ｌ」レベル）が入力されている。また、そのイネーブル端子には分周回路３の負出力が入力されている。また、クリア端子にはクロック反転素子７の出力が入力されている。
【００９６】
Ｄフリップフロップ５Ｄは、ＳＲフリップフロップ５Ｃの出力をデータ入力とする回路である。なお、そのイネーブル端子には分周回路３の負出力が入力されている。また、そのクロック入力にはクロック反転素子７の出力が入力されている。このＤフリップフロップ５Ｄの出力を反転したものが論理和演算回路８の一方の入力となる。
【００９７】
論理和回路５Ｅは、第１の正常値検出回路５Ａ１の出力と第２の正常値検出回路５Ａ２の出力の論理和をＳＲフリップフロップ５Ｃのセット入力に与える回路である。
【００９８】
次に、異常判定回路６の構成を説明する。異常判定回路６の構成も基本的には異常判定回路５と同じである。すなわち、異常判定回路６は、第１の正常値検出回路６Ａ１と、第２の正常値検出回路６Ａ２と、異常値検出回路６Ｂと、ＳＲフリップフロップ回路６Ｃと、Ｄフリップフロップ回路６Ｄと、論理和回路６Ｅとを有してなる。違いは信号の入力関係と第１及び第２の正常値検出回路６Ａ１及び６Ａ２にイネーブル端子が設けられている点である。
【００９９】
第１の正常値検出回路６Ａ１は、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ−１段目に位置するＤフリップフロップの全出力の論理積を求める演算回路である。ただし、第１の正常値検出回路５Ａ１への入力がシフトレジスタ４の正出力であったのに対し、この正常値検出回路６Ａへの入力はシフトレジスタ４の負出力となる。また、そのイネーブル端子には、異常判定回路５の第１の正常値検出回路５Ａ１の出力の反転出力が与えられるよう接続されている。
【０１００】
一方、第２の正常値検出回路６Ａ２は、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ段目に位置するＤフリップフロップの全出力の論理積を求める演算回路である。ただし、第２の正常値検出回路５Ａ２への入力がシフトレジスタ４の正出力であったのに対し、この第２の正常値検出回路６Ａ２への入力はシフトレジスタ４の負出力となる。また、そのイネーブル端子には、異常判定回路５の第１の正常値検出回路５Ａ１の出力がそのまま与えられる。この結果、異常判定回路５とは異なる条件を正常とする正常値検出回路のみが動作可能となる。
【０１０１】
異常値検出回路６Ｂは、シフトレジスタ４を構成するＤフリップフロップの段数をｎ＋１段とする場合、１段目〜ｎ＋１段目に位置するＤフリップフロップの全出力の論理積を求める演算回路である。この異常値検出回路６Ｂもその入力はシフトレジスタ４の負出力となる。
【０１０２】
ＳＲフリップフロップ６Ｃは、第１の正常値検出回路６Ａ１又は第２の正常値検出回路６Ａ２のいずれかの出力をセット入力とし、異常値検出回路６Ｂの出力をリセット入力とする回路である。また、そのデータ入力には固定電圧（ここでは「Ｌ」レベル）が入力されている。また、クリア端子にクロック反転素子７の出力が入力されている。これらの接続は異常判定回路５のＳＲフリップフロップ５Ｃと同じである。違いは、そのイネーブル端子に分周回路３の正出力が入力されている点である。
【０１０３】
Ｄフリップフロップ６Ｄは、ＳＲフリップフロップ６Ｃの出力をデータ入力とする回路である。なお、そのイネーブル端子に分周回路３の正出力が入力されている点で異常判定回路５のＤフリップフロップ５Ｄと異なるだけで、そのクロック入力にはクロック反転素子７の出力が入力される。また、Ｄフリップフロップ６Ｄの出力を反転したものが論理和演算回路８の他方の入力となる。
【０１０４】
論理和回路６Ｅは、第１の正常値検出回路６Ａ１の出力と第２の正常値検出回路６Ａ２の出力の論理和をＳＲフリップフロップ６Ｃのセット入力に与える回路である。
【０１０５】
その他の構成は第１の実施形態の場合と同様である。
【０１０６】
（Ｃ−２）異常検出動作
上述のように、本実施形態に係るクロック異常検出回路は、監視クロックと監視クロックが非同期で、被監視クロックの周波数が監視クロックの周波数で割り切れない場合においても、クロック断検出を含むクロック異常検出を１サイクル単位で検出可能とするものである。
【０１０７】
この実施形態でも、監視クロックが被監視クロックのほぼ８分周比であるものとして説明する。
【０１０８】
このため、この実施形態の場合も、シフトレジスタ４はそのレジスタの段数が８＋１の９段であるものとする。
【０１０９】
（ａ）リセット時
図示していないが、リセット時、シフトレジスタ４を構成する全てのレジスタ出力は“０”となり、異常判定回路５はクロック断アラームの発出状態（すなわち、Ｄフリップフロップ５Ｄの負論理出力が”１”）となる。また、監視クロックを分周する分周回路３出力も”０”となる。従って、リセット時に通信装置として警報が発出されないようにする構成が別途設けられている。
【０１１０】
（ｂ）正常時
リセット解除後、監視クロック分周回路３の出力は、監視クロック２の入力によって”０”から“１”へ変化する。このとき、被監視クロック１の入力により、監視クロック２の分周結果がシフトレジスタ４ヘ順次データ入力される。
【０１１１】
被監視クロック１の入力が正常であった場合、被監視クロック１の入力に従ってシフトレジスタ４の７段目まで“１”が入力される。この場合、例えば、正常値検出回路５Ａ１をシフトレジスタの１段目から７段目までの全ての論理積を求める演算回路であるものとすると、７段目までが”１”になった時点でＳＲフリップフロップ５Ｃがセットされて”１”となる。
【０１１２】
なお、正常値検出回路５Ａ１の出力段には不図示の記憶回路が設けられており、この正常値の検出結果が保持されるようになっている。
【０１１３】
一方、正常値検出回路５Ａ２をシフトレジスタの１段目から８段目までの全ての論理積を求める演算回路とすると、前述の記憶回路の記憶内容は、正常値検出回路５Ａ２が“１”を出力する場合にはリセットされる。これは異常判定回路５に対する入力でシフトレジスタ４の８段目まで”１”が入力されることが分かった場合には、その旨を相補的に動作する異常判定回路６に通知する必要から記憶内容をリセットする。
【０１１４】
ここでは、監視クロック２の分周出力が“１”の間に存在すべき被監視クロック１の数が”７”であり、監視クロック２の分周出力が“０”の間に存在すべき被監視クロック１の数が”８”であるものとする。
【０１１５】
すると、異常判定回路５の正常値検出回路５Ａ１における出力は、被監視クロック１の１サイクル分“１”となり、ＳＲフリップフロップ５Ｃと記憶回路の値が共に“１”となる。このとき、正常値検出回路５Ａ２は何も動作しない。なぜなら、監視クロック２の分周出力が“１”の間に被監視クロック１は８個現れないためである。従って、正常値検出結果を記憶する記憶回路の内容はリセットされることはない。
【０１１６】
なおこの場合、異常値検出回路５Ｂをシフトレジスタ４の１段目から９段目までの全ての論理積を求める演算回路とすると、次の被監視クロック１の入力時には、既に監視クロック２の分周結果は“０”となるため何も動作しない。
【０１１７】
またこのとき、異常判定回路６にはシフトレジスタ４の負出力（すなわち”０”）が与えられるため何も動作せず、前値の正常または異常状態を保持している。
【０１１８】
これに対して、被監視クロック１の入力によりシフトレジスタ４の８段目まで“０”が入力された場合を考える。このとき、前サイクルにおける異常判定回路５の正常判定の反転値が異常判定回路６の正常値検出回路６Ａ１に与えられているため、すなわち正常値検出回路６Ａ１はディセーブル状態にあるため、正常値検出回路６Ａ２のみが被監視クロックの１サイクル分“１”となり、ＳＲフリップフロップ６Ｃをセットして“１”とする。
【０１１９】
すなわち、監視クロック２の分周出力が“０”間に被監視クロック１が８個存在する場合を正常とする正常値検出回路６Ａ２が動作して、被監視クロック１が正常であることをＳＲフリップフロップ６Ｃにセットする。このとき、異常判定回路５は何も動作せず、前値を保持する。
【０１２０】
その後の動作は第１の実施形態と同様である。
【０１２１】
（ｃ）異常時
異常の場合は第１の実施形態と同様の動作であるが、正常値検出回路５Ａ１の記憶回路は正常であった前値を保持することになる。
【０１２２】
尚、最悪の場合、異常を検出後、監視クロックの３．５周期の間に正常な被監視クロックが入力されないと正常な状態へは復帰しない。
【０１２３】
（Ｃ−３）第３の実施形態の効果
以上のように、第３の実施形態によれば、第１の実施形態の構成に正常値検出結果の保持回路を新たに設けたことにより、監視クロックと監視クロックが非同期で、被監視クロックの周波数が監視クロックの周波数で割り切れない場合においてもクロック断の検出を含むクロック異常の検出を１サイクル単位で検出可能とできる。
【０１２４】
（Ｄ）他の実施形態
上述の第２の実施形態においては、監視クロックの分周結果を各シフトレジスタのリセット入力として説明したが、要は、ロード入力又はイネーブル入力と同じである。
【０１２５】
上述の第２の実施形態においては、正常値検出回路及び異常値検出回路をエッジ検出回路として説明したが、第１の実施形態の場合と同様に、論理積回路で構成することもできる。
【０１２６】
上述の第３の実施形態においては、正常値の記憶回路を正常値検出回路５Ａ１に設けたが、他の正常値検出回路に設ける構成としても良い。
【０１２７】
上述の第１〜第３の実施形態においては、被監視クロックをシフトレジスタのシフトクロックに用いると共に、監視クロックの分周出力で監視区間を切り替える場合について述べたが、被監視クロックと監視クロックの当該関係を入れ替えた構成としても良い。
【０１２８】
上述の第１〜第３の実施形態においては、被監視クロックと監視クロックとが非同期で、かつ、被監視クロックの周波数が監視クロックの周波数よりも高いものとして説明を行ったが、被監視クロックと監視クロックは同期していても構わないし、互いの周波数の関係もどのような関係であっても構わない。
【０１２９】
【発明の効果】
（Ａ）上述のように請求項１に記載の発明によれば、被監視クロックの異常の検出にシフトレジスタを使用し、監視クロックの被監視クロックによるサンプリング結果である、シフトレジスタの各段の出力結果を基に被監視クロックが正常か異常かの判定を行うようにしたことにより、監視すべき変化点を少なくできる。かくして、クロック異常監視回路のゲート規模の小型化と低消費電力化を実現できる。
【０１３０】
（Ｂ）上述のように請求項２に記載の発明によれば、被監視クロックの異常の検出にシフトレジスタを使用し、監視クロックの被監視クロックによるサンプリング結果である、シフトレジスタの各段の出力結果を基に被監視クロックが正常か異常かの判定を行うようにしたことにより、監視すべき変化点を少なくできる。かくして、クロック異常監視回路のゲート規模の小型化と低消費電力化を実現できる。
【０１３１】
（Ｃ）上述の請求項３に記載の発明にように、請求項１又は請求項２に記載の発明の監視クロックと被監視クロックの関係を入れ替えるたとしても、請求項１又は請求項２に記載の発明と同様の効果を得ることができる。
【０１３２】
（Ｄ）上述の請求項４に記載の発明のように、請求項１、請求項２又は請求項３に記載の発明におけるクロック異常検出回路の異常判定回路として、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出する正常値検出回路と、シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路を備えるようにすれば、最も基本的な回路構成を実現することができる。
【０１３３】
（Ｅ）上述の請求項５に記載の発明のように、請求項１、請求項２又は請求項３に記載の発明におけるクロック異常検出回路の異常判定回路の一つとして、正常とみなす条件をそれぞれ異にする、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出する複数の正常値検出回路と、当該複数の正常値検出回路の一方の結果を記憶する記憶手段と、シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路とを備え、また当該異常判定回路を除く他の異常判定回路として、正常とみなす条件をそれぞれ異にする、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出するものであって、一つの異常判定回路に設けられている記憶手段の記憶結果を基に一つの異常判定回路とは異なる条件の検出を目的とするもののみが選択的に動作される複数の正常値検出回路と、シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路とを備えるようにすれば、正常な状態が複数存在する場合にも対応し得る回路構成を実現することができる。
【図面の簡単な説明】
【図１】クロック異常検出回路の第１の実施形態例を示す機能ブロック図である。
【図２】第１の実施形態例の動作内容を示すタイミングチャートである。
【図３】クロック異常検出回路の第２の実施形態例を示す機能ブロック図である。
【図４】第２の実施形態例の動作内容を示すタイミングチャートである。
【図５】クロック異常検出回路の第３の実施形態例を示す機能ブロック図である。
【符号の説明】
１…被監視クロック、２…監視クロック、３…分周回路、４…シフトレジスタ、５、６…異常判定回路、５Ａ、５Ａ１、５Ａ２、６Ａ、６Ａ１、６Ａ２…正常値検出回路、５Ｂ、６Ｂ…異常値検出回路、５Ｃ、６Ｃ…ＳＲフリップフロップ、５Ｄ、６Ｄ…Ｄフリップフロップ、５Ｅ、６Ｅ、８…論理和回路、７…クロック反転素子、９…アラーム。
Claims (5)
- 監視クロックを使用して、被監視クロックの異常検出を実行するクロック異常検出回路において、
監視クロックを分周し出力する分周回路と、
上記分周回路から入力される分周後の監視クロックを、被監視クロックをシフトクロックに用いてシフトさせるシフトレジスタと、
それぞれ分周後の監視クロックの１周期を監視区間として相補的に動作し、各監視区間において、上記シフトレジスタの各段に現れる出力状態から被監視クロックの入力断の発生又は正常入力を超えるクロック入力の発生を監視し、被監視クロックの入力断から正常入力の検出までと、正常入力を超えるクロック入力から正常入力の検出までの間に異常信号の出力を行う複数の異常判定回路と、
上記複数の異常判定回路の判定結果の論理和を演算する演算回路と
を備えることを特徴とするクロック異常検出回路。 - 監視クロックを使用して、被監視クロックの異常検出を実行するクロック異常検出回路において、
監視クロックを分周し出力する分周回路と、
それぞれ上記分周回路から入力される分周後の監視クロックをロード又はイネーブル入力に用い、１又は０の固定入力を、被監視クロックをシフトクロックに用いてシフトさせる複数のシフトレジスタと、
それぞれ分周後の監視クロックの１周期を監視区間として相補的に動作し、各監視区間において、上記複数のシフトレジスタのうち対応するシフトレジスタの各段に現れる出力状態から被監視クロックの入力断の発生又は正常入力を超えるクロック入力の発生を監視し、被監視クロックの入力断から正常入力の検出までと、正常入力を超えるクロック入力から正常入力の検出までの間に異常信号の出力を行う複数の異常判定回路と、
上記複数の異常判定回路の判定結果の論理和を演算する演算回路と
を備えることを特徴とするクロック異常検出回路。 - 請求項１又は２に記載のクロック異常検出回路において、
上記監視クロックと上記被監視クロックの関係を入れ替える
ことを特徴とするクロック異常検出回路。 - 請求項１、２又は３に記載のクロック異常検出回路において、上記異常判定回路に、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出する正常値検出回路と、シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路とを備える
ことを特徴とするクロック異常検出回路。 - 請求項１、２又は３に記載のクロック異常検出回路において、上記異常判定回路の一つに、正常とみなす条件をそれぞれ異にする、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出する複数の正常値検出回路と、当該複数の正常値検出回路の一方の結果を記憶する記憶手段と、シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路とを備え、
当該異常判定回路を除く他の上記異常判定回路に、正常とみなす条件をそれぞれ異にする、シフトレジスタの各段に現れる出力状態から正常な出力状態を検出するものであって、上記一つの異常判定回路に設けられている記憶手段の記憶結果を基に上記一つの異常判定回路とは異なる条件の検出を目的とするもののみが選択的に動作される複数の正常値検出回路と、シフトレジスタの各段に現れる出力状態から正常入力を超える異常なクロック入力を検出する異常値検出回路とを備える
ことを特徴とするクロック異常検出回路。
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