JPS63278414A - クロック断検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 それぞれ周期が相違する複数のクロックの断状態を検出
するクロック断検出回路であって、断状態を検出するク
ロック数が増加するに伴い、その回路規模が大きい単安
定マルチバイブレークを対応して増加させるのに対して
、複数のクロックを入力する高集積度のフリップフロッ
プと単安定マルチバイブレークとの組合わせでクロック
断検出回路を構成することにより、単安定マルチパイプ
レーク数の削減が可能となる。

〔産業上の利用分野〕

本発明は、周期が相違する複数のクロックの断状態を検
出するクロック断検出回路に関する。

ディジタル信号を取り扱う通信機器や計算機等では、各
種のクロックが使用されており、これらのクロツタが断
状態になると致命的な支障を与える場合が多い。

従って、これらクロックは常に監視しておき、万一断状
態になった場合には傭やかに対応策が講じられる状態に
あることが必要となる。

一方、これらディジタル信号を取り扱う通信機器や計算
機等は、それらを構成する素子の高集積化が推進されて
おり、より小型化される傾向にある。

かかる状況に鑑み、クロックの断を監視する回路もより
小型化されたものが要望されるようになった。

〔従来の技術〕

第４図は従来例を説明するブロック図を示す。

第４図はクロック断検出回路１の従来例を示しており、
１つのクロック■又は■に対して１つの単安定マルチバ
イブレーク部１５ａ又は１５ｂを対応して構成させてい
る。

尚、本例のクロック■、■はそれぞれ周波数が相違し、
クロック■は数Ｈｚの低速度クロックであり、クロック
■は１０〜２０Ｍｌ１ｚの高速度クロックとする。

第４図に示す単安定マルチバイブレーク部１５ａ。

１５ｂは、外部から所定トリガパルス（本例ではクロッ
ク■、■に相当する）が入力すると、所定時定数の量率
安定状態に移る単安定マルチバイブレーク１２ａ　と、 各単安定マルチバイブレーク１２ａの時定数を決定する
抵抗器Ｒ１／ｌ？２及びコンデンサＣＩ／Ｃ２から構成
されている。

単安定マルチバイブレータ１２ａとしては、その構成素
子がトランジスタからなるものや、論理演算器及びディ
ジタル集積回路によるもの等が実用化されている。

本例の単安定マルチバイブレータ１２ａは、上述のよう
にクロック■、■が入力する毎に、抵抗器Ｒ１／Ｒ２と
コンデンサＣＩ／Ｃ２で決定される時定数の量率安定状
態になり、その状態（“Ｈ（ハイ）′。

状態）を出力信号■、＠として図示してない回路に送出
する。

尚、単安定マルチバイブレータ部１５ａ、１５ｂ内単安
定マルチバイブレータ１２ａの時定数は、各クロック■
、■の周期をＴＫＩ＋　’Ｉ’ｌｌ、それぞれの時定数
を’ｒ’　ｔ　＋　、　　Ｔ　Ｔ　２　トすルト、Ｔ　
ｒ　ｌ＞　Ｔ　ｗ　＋　、　Ｔ　ｖ　ｚ　＞ＴＫ２とな
るように設定する。

従って、クロック■、■が正常に入力している間の単安
定マルチバイブレーク部１５ａ、　１５ｂの出力信号■
、＠は、常に“Ｈ′”状態として出力されることになる
。

もし、クロック■、■が断となり、単安定マルチバイブ
レーク１２ａのそれぞれの時定数Ｔｔ１．　　ＴＴ□以
上の間それが継続されると、単安定マルチバイブレーク
部１５ａ、　１５ｂの出力信号■、＠は、“ＨＩ＋状態
から“Ｌ（ロウ）”状態に変化し、クロック■、■の“
断”を表示することになる。

〔発明が解決しようとする問題点〕

上述の−ように、従来例のクロック断検出回路１は、入
力するクロック■、■に対応して単安定マルチバイブレ
ータ部１５ａ、１５ｂを設置して、その監視を行ってい
る。

この単安定マルチバイブレーク部１５ａ、　１５ｂでは
、上記で説明したように時定数Ｔ　ｒ　ｒ　＊　　Ｔ　
？　ｔを決定する抵抗器Ｒ１／Ｒ２とコンデンサＣＩ／
Ｃ２が必ず必要となり、これらの抵抗器Ｒ１／Ｒ２及び
コンデンサＣＩ／Ｃ２は、クロック断検出回路１の回路
規模を小型化する上で阻害要因となる。

即ち、入力するクロック数が増大するに伴い、対応する
単安定マルチバイブレータ部の設置数も増大するため、
時定数を決定する抵抗器、コンデンサ数が多くなり、回
路規模を大きくする要因となる。

〔問題点を解決するための手段〕

第１図は本発明に係る実施例を説明するブロック図を示
す。

第１図に示す実施例のブロック図は、第４゛図で説明し
たのと同様な機能を有するクロック断検出回路ｌＯの構
成概要を示し、その構成は、周期が相違する２つのクロ
ック■、■を保持するＤ型フリップフロップ回路１１と
、 Ｄ型フリップフロップ回路１１に対応して設けられてお
り、Ｄ型フリップフロップ回路１１からの出力に同期し
て決められたパルス幅の方形波を１つ作る単安定マルチ
バイブレーク部１２とを具備して構成されている。

〔作用〕

２つのクロックの、■を入力するＤ型フリップフロップ
回路１１のデータ端子りに、例えばクロック■を入力し
、クロック端子ＣＫにはクロック■を入力し、このクロ
ック■によりクロック■をＤ型フリップフロップ回路（
以下Ｄ−Ｆ、Ｐ回路と称する）１１に保持させ、この保
持の繰返し時間が単安定マルチバイブレータ部１２の時
定数以内か否かによりクロック■、■の断を検出するよ
うに構成することにより、単安定マルチバイブレータ数
が少ない、より簡易な構成でクロック断検出回路１０を
実現することが可能となる。

〔実施例〕

以下本発明の要旨を第１図〜第３図に示す実施例により
具体的に説明する。

第２図は本発明の実施例におけるクロック断検出状況を
説明する図、第３図は本発明の実施例における他のクロ
ック断検出状況を説明する図をそれぞれ示す。尚、全図
を通じて同一符号は同一対象物を示す。

尚、第１図に示す本発明に係る実施例は、高集積度化が
可能で、しかも高速度演算（例えば、１０ＭＨ２）が可
能な論理演算素子を構成素子としてクロック断検出回路
１０を実現することを目的とし、ＣＫ端子にパルスが印
加された時、Ｄ端子の入力が“１”ならば出力端子Ｑに
“１”が、Ｄ端子の入力が“ＯＩＩならば出力端子Ｑに
°“０“がセットされるＤ−Ｆ、Ｆ回路１１と、 コンデンサＣと抵抗器Ｒで時定数が決定される単安定マ
ルチバイブレータ１２ａとを具備して構成させた一実施
例である。

本実施例のクロック断検出回路ＩＯは、２つのクロック
■、■の“断”状態を検出する場合を例に取ったもので
ある。

本実施例のクロックのは、数Ｈｚの低速クロックとし、
Ｄ−Ｆ、Ｆ回路１１のデータ（０端子へ入力）として入
力する。又、クロック■は約１０ＭＩＩｚの高速クロッ
クとし、Ｄ−Ｆ、Ｆ回路１１のクロックパルス（ＣＫ端
子へ入力）としている。

更に、Ｄ−Ｆ、Ｆ回路１１の出力端子Ｑの出力パルス■
（クロック■がクロック■の時間間隔だけ遅れて出力）
は、単安定マルチバイブレータ１２ａのゲートパルスと
して使用されている。

尚、第２図で示すようにＤ−Ｆ、Ｆ回路１１の出力端子
Ｑの出力パルス■の周期をＴＩ％コンデンサＣと抵抗器
Ｒで決定される時定数をＴｔとすると、ＴＩ　＜Ｔｔに
なるように単安定マルチバイブレーク１２ａの時定数が
決定されているものとする。

第２図は、クロック■が例えば（ａ）の箇所で“断゛に
なった時のクロック断検出状況を示す図である。

即ち、クロック■が例えば（ａ）の箇所で“断°゛にな
り、Ｄ−Ｆ、Ｆ回路１１の出力パルス■が“Ｈ”状態を
時定数Ｔ！以上に継続すると、単安定マルチバイブレー
ク１２ａの出力信号［相］が“Ｈ”状態から“Ｌ”状態
に移り、クロック■の“断”を、図示してない回路に対
して表示することになる。

又、第３図はクロック■が例えば（ｂ）の箇所で“°断
”になった時のクロック断検出状況を示す図である。

即ち、クロック■が例えば（ロ）の箇所で“断゛になり
、Ｄ−Ｆ、Ｆ回路１１の出力パルス■が“Ｌ”状態を固
定される前の最後のクロックの立上がり点から時定数Ｔ
２以上に継続すると、単安定マルチバイブレーク１２ａ
の出力信号［相］が“Ｈ”状態から“Ｌ　ＩＩ伏態に移
り、クロック■の“断”を上記と同様に表示するこ、と
になる。

上述のように、２つのクロック■、■の断検出回路とし
て、１つの単安定マルチバイブレータ部１２で対応可能
となるため、その分率型化を図ることが可能となる。

〔発明の効果］ 以上のような本発明によれば、単安定マルチバイブレー
タ数を削減し、より小型化したクロック断検出回路を実
現することが出来る。

【図面の簡単な説明】

第１図は本発明に係る実施例を説明するブロック・図、 第２図は本発明の実施例におけ、るクロック断検出状況
を説明する図、 第３図は本発明の実施例における他のクロック断検出状
況を説明する図、 第４図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 １．１０はクロック断検出回路、 １１はＤ−Ｐ、Ｆ回路、 １２、１５ａ、　１５ｂは単安定マルチバイブレータ部
、１２ａは単安定マルチバイブレータ、 本発明に係る実施例を説明するブロック図第１図 本発明の実施例におけるクロック断検出状況を説明する
間第２図 第３図

Claims (1)

1. 【特許請求の範囲】 ２つのクロック［（１）、（２）］を監視し、その断状
   態を検出するクロック断検出回路（１０）であって、前
   記２つのクロック［（１）、（２）］の一方をデータ端
   子（Ｄ）に入力させ、他方をクロック端子（ＣＫ）に入
   力させ、前記データ端子（Ｄ）に入力する当該クロック
   ［（１）］を前記クロック端子（ＣＫ）に入力する当該
   クロック［（２）］で保持するＤ型フリップフロップ回
   路（１１）と、 前記Ｄ型フリップフロップ回路（１１）に対応して設け
   られており、前記Ｄ型フリップフロップ回路（１１）の
   出力に同期して決められたパルス幅の方形波を１つ作る
   単安定マルチバイブレータ部（１２）とを具備し、 前記単安定マルチバイブレータ部（１２）の出力信号［
   （１０）］がそれぞれ所定レベル状態から変位した時を
   もってクロック断を表示することを特徴とするクロック
   断検出回路。