JP2001326566A - クロック異常検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート規模と消費電力が共に大型である。 【解決手段】 クロック異常検出回路に、監視クロック
を分周し出力する分周回路と、分周回路から入力される
分周後の監視クロックを、被監視クロックをシフトクロ
ックに用いてシフトさせるシフトレジスタと、それぞれ
分周後の監視クロックの１周期を監視区間として相補的
に動作し、各監視区間において、シフトレジスタの各段
に現れる出力状態から被監視クロックの入力断の発生又
は正常入力を超えるクロック入力の発生を監視し、被監
視クロックの入力断から正常入力の検出までと、正常入
力を超えるクロック入力から正常入力の検出までの間に
異常信号の出力を行う複数の異常判定回路と、複数の異
常判定回路の判定結果の論理和を演算する演算回路とを
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル通信装置
（例えば、伝送装置）において、外部入力されるクロッ
クパルスの周波数異常状態（欠落や余剰による。）を、
発振器を使用して検出するクロック異常検出回路に関す
る。

【０００２】

【従来の技術】

文献１：特開平０６−２０４９９３号公報 文献２：特開平０８−３１６９４６号公報 従来、クロック異常の検出、特にクロック断を検出する
回路として、上記文献１の図１〜図３に開示されたもの
や、文献２の図１及び図６〜図８に開示されたものがあ
る。これら従来技術を以下簡単に説明する。

【０００３】まず、モノステーブル・マルチバイブレー
タを用いるものは、バイブレータの出力するパルス幅を
与える時定数（コンデンサＣと抵抗Ｒによって決定され
る）を、監視対象とするクロック信号の周期より大きく
設定しておくことで、クロック信号が入力される限りに
おいて出力値を一方の状態、例えば高電位状態（以下
「Ｈ」という。）に保ち、クロック信号の途絶に伴って
出力値が低電位状態（以下「Ｌ」という。）に変化する
ようにしている。この種の回路では、出力値が「Ｌ」に
なるとクロック信号が断状態になったと判別される。

【０００４】他方、カウンタ回路を二つ備えるものは、
一方のカウンタに監視対象とするクロック信号を入力す
る一方、他方のカウンタに基準クロック信号を入力し、
二つのカウンタ出力を比較器によって監視する構成を採
る。この場合、比較器はカウンタにおけるカウントアッ
プを監視し、他方のカウンタからのカウント値に基づい
てカウンタにおけるカウントアップの間隔を計測する。
ここで、一定時間カウントアップが行われない場合には
クロック信号が途絶したものと判定する。

【０００５】また他の構成として、検出対象のクロック
信号をリセット信号に用い、基準クロック信号を計数す
るように接続したカウンタを具え、クロック信号が断状
態において基準クロック信号パルスが所定数入力した時
に、クロック信号の途絶を示す出力を発生するように構
成するものもある。

【０００６】更に、クロック断の検出は、主として監視
クロックと被監視クロックが非同期で同一速度の場合、
監視クロックで一定周期毎に非監視クロックを監視し、
その周期内で被監視クロックが全く入力しなければクロ
ック断発生とする方法、監視クロックと被監視クロック
が非同期で、被監視クロックが監視クロックよりも低速
の場合、監視クロックで被監視クロックのエッジ検出を
行うが、エッジ検出周期が予め設定した周期よりも長い
時にクロック断発生とする方法、監視クロックが、監視
クロックと非同期で同一速度の被監視クロックの断を検
出する際、該被監視クロックをｎ分周して変化点が順次
ずれたｎ系列の分周被監視クロックを生成する分周手段
と、監視クロックを用いて分周被監視クロックの変化点
の有無を検出し、検出結果から被監視クロックの断を１
クロック単位で検出するクロック断検出手段を有するよ
うに構成する方法がある。

【０００７】

【発明が解決しようとする課題】ところが、以上述べた
いずれの方法にあっても次のような問題があった。

【０００８】例えば、マルチバイブレータに付加すべき
コンデンサＣ及び抵抗Ｒの存在が半導体の集積化に適さ
ないという問題があった。また、非同期の二つのクロッ
ク信号によってそれぞれ独立に動作するカウンタ出力を
比較することによってクロック信号の途絶を判断する方
法は、比較回路の内部構成が極めて複雑になり、精度に
欠ける構成であるという問題があった。

【０００９】

【課題を解決するための手段】本発明は以上の課題を考
慮してなされたもので、かかる課題を解決するため以下
の手段を提案する。

【００１０】（Ａ）第１の手段として、監視クロックを
使用して、被監視クロックの異常検出を実行するクロッ
ク異常検出回路において、(1) 監視クロックを分周し出
力する分周回路と、(2) 分周回路から入力される分周後
の監視クロックを、被監視クロックをシフトクロックに
用いてシフトさせるシフトレジスタと、(3) それぞれ分
周後の監視クロックの１周期を監視区間として相補的に
動作し、各監視区間において、シフトレジスタの各段に
現れる出力状態から被監視クロックの入力断の発生又は
正常入力を超えるクロック入力の発生を監視し、被監視
クロックの入力断から正常入力の検出までと、正常入力
を超えるクロック入力から正常入力の検出までの間に異
常信号の出力を行う複数の異常判定回路と、(4) 複数の
異常判定回路の判定結果の論理和を演算する演算回路と
を備えるものを提案する。

【００１１】このクロック異常検出回路では、監視クロ
ックの被監視クロックによるサンプリング結果である、
シフトレジスタの各段の出力結果を基に被監視クロック
が正常か異常かの判定を行う。なお、監視すべき変化点
（正常か否かの判定に必要な変化点）は一般に１箇所又
は２箇所で良い。

【００１２】また、シフトレジスタを複数の異常判定回
路の共有とし、これら複数の異常判定回路を相補的に動
作させるため、被監視クロックの常時監視を実現でき
る。

【００１３】（Ｂ）第２の手段として、監視クロックを
使用して、被監視クロックの異常検出を実行するクロッ
ク異常検出回路において、(1) 監視クロックを分周し出
力する分周回路と、(2) それぞれ分周回路から入力され
る分周後の監視クロックをロード又はイネーブル入力に
用い、１又は０の固定入力を、被監視クロックをシフト
クロックに用いてシフトさせる複数のシフトレジスタ
と、(3) それぞれ分周後の監視クロックの１周期を監視
区間として相補的に動作し、各監視区間において、複数
のシフトレジスタのうち対応するシフトレジスタの各段
に現れる出力状態から被監視クロックの入力断の発生又
は正常入力を超えるクロック入力の発生を監視し、被監
視クロックの入力断から正常入力の検出までと、正常入
力を超えるクロック入力から正常入力の検出までの間に
異常信号の出力を行う複数の異常判定回路と、(4) 複数
の異常判定回路の判定結果の論理和を演算する演算回路
とを備えるものを提案する。

【００１４】このクロック異常検出回路の場合も、監視
クロックの被監視クロックによるサンプリング結果であ
る、シフトレジスタの各段の出力結果を基に被監視クロ
ックが正常か異常かの判定を行う。なお、監視すべき変
化点（正常か否かの判定に必要な変化点）は一般に１箇
所又は２箇所で良い。

【００１５】また、シフトレジスタを複数の異常判定回
路の共有とし、これら複数の異常判定回路を相補的に動
作させるため、被監視クロックの常時監視を実現でき
る。

【００１６】（Ｃ）第３の手段として、前述の第１又は
第２の手段における監視クロックと被監視クロックの関
係を入れ替えるものを提案する。

【００１７】（Ｄ）第４の手段として、前述の第１、第
２又は第３の手段に係るクロック異常検出回路の異常判
定回路に、(1) シフトレジスタの各段に現れる出力状態
から正常な出力状態を検出する正常値検出回路と、(2)
シフトレジスタの各段に現れる出力状態から正常入力を
超える異常なクロック入力を検出する異常値検出回路を
備えるものを提案する。

【００１８】（Ｅ）第５の手段として、前述の第１、第
２又は第３の手段に係るクロック異常検出回路の異常判
定回路の一つに、(1) 正常とみなす条件をそれぞれ異に
する、シフトレジスタの各段に現れる出力状態から正常
な出力状態を検出する複数の正常値検出回路と、(2) 当
該複数の正常値検出回路の一方の結果を記憶する記憶手
段と、(3) シフトレジスタの各段に現れる出力状態から
正常入力を超える異常なクロック入力を検出する異常値
検出回路とを備え、当該異常判定回路を除く他の異常判
定回路に、(1) 正常とみなす条件をそれぞれ異にする、
シフトレジスタの各段に現れる出力状態から正常な出力
状態を検出するものであって、一つの異常判定回路に設
けられている記憶手段の記憶結果を基に一つの異常判定
回路とは異なる条件の検出を目的とするもののみが選択
的に動作される複数の正常値検出回路と、(2) シフトレ
ジスタの各段に現れる出力状態から正常入力を超える異
常なクロック入力を検出する異常値検出回路とを備える
ものを提案する。

【００１９】

【発明の実施の形態】（Ａ）第１の実施形態 （Ａ−１）装置構成 図１に、本発明の第１の実施形態例を示す。なお、図１
はクロック異常検出回路の回路構成を機能的に表したも
のである。

【００２０】被監視クロック１は、シフトレジスタ（Ｄ
フリップフロップの多段構成でなる。）４のクロック入
力端子に接続される。シフトレジスタ４の出力は、異常
判定回路５（正常値検出回路５Ａ、正常入力を超える出
力を検出する異常値検出回路５Ｂ、ＳＲフリップフロッ
プ５Ｃ、Ｄフリップフロップ５Ｄでなる。）の正常値検
出回路５Ａと異常値検出回路５Ｂの入力に接続される。
異常判定回路５の出力は、論理和演算回路８に接続され
る。論理和演算回路８の出力は、アラーム９に接続され
る。

【００２１】一方、監視クロック２は、分周回路（Ｔフ
リップフロップでなる。）３のクロック入力端子と、ク
ロック反転素子７に接続される。分周回路３の正出力
は、シフトレジスタ４のデータ入力端子と、異常判定回
路６（正常値検出回路６Ａ、異常値検出回路６Ｂ、ＳＲ
フリップフロップ６Ｃ、Ｄフリップフロップ６Ｄでな
る。）のＳＲフリップフロップ６ＣとＤフリップフロッ
プ６Ｄのデータイネーブル入力端子に接続される。分周
回路３の負出力は、異常判定回路５のＳＲフリップフロ
ップ５ＣとＤフリップフロップ５Ｄのデータイネーブル
入力端子に接続される。

【００２２】クロック反転素子７の出力は、異常判定回
路５及び６を構成するＳＲフリップフロップ５Ｃ及び６
Ｃと、Ｄフリップフロップ５Ｄ及び６Ｄのクロック入力
端子に接続される。

【００２３】以上が、本実施形態の代表的な機能ブロッ
クの接続構成である。続いて、異常判定回路５及び６の
構成を説明する。なお言うまでもないが、この各回路の
構成は一例であってこれに限定されるものではない。

【００２４】まず、異常判定回路５の構成を説明する。
前述のように異常判定回路５は、正常値検出回路５Ａ
と、異常値検出回路５Ｂと、ＳＲフリップフロップ５Ｃ
と、Ｄフリップフロップ５Ｄとを有している。

【００２５】ここで、正常値検出回路５Ａは、シフトレ
ジスタ４を構成するＤフリップフロップの段数をｎ＋１
段とする場合、１段目〜ｎ段目（正常値ｎの検出用）に
位置するＤフリップフロップの全出力の論理積を求める
演算回路である。

【００２６】他方、異常値検出回路５Ｂは、シフトレジ
スタ４を構成するＤフリップフロップの段数をｎ＋１段
とする場合、１段目〜ｎ＋１段目（オーバフローの検出
用）に位置するＤフリップフロップの全出力の論理積を
求める演算回路である。

【００２７】ＳＲフリップフロップ５Ｃは、正常値検出
回路５Ａの出力をセット入力とし、異常値検出回路５Ｂ
の出力をリセット入力とする回路である。なお、そのデ
ータ入力には固定電圧（ここでは「Ｌ」レベル）が入力
されている。また、そのＤ入力のイネーブル端子には分
周回路３の負出力が入力されている。また、クリア端子
にはクロック反転素子７の出力が入力されている。

【００２８】Ｄフリップフロップ５Ｄは、ＳＲフリップ
フロップ５Ｃの出力をデータ入力とする回路である。な
お、そのイネーブル端子には分周回路３の負出力が入力
されている。また、そのクロック入力にはクロック反転
素子７の出力が入力されている。このＤフリップフロッ
プ５Ｄの出力を反転したものが論理和演算回路８の一方
の入力となる。

【００２９】このように、ＳＲフリップフロップ５Ｃと
Ｄフリップフロップ５Ｄのそれぞれは、監視クロック２
（１／２周期遅れたタイミング）を動作クロックとして
動作し、分周出力の半周期を動作期間とする。

【００３０】次に、異常判定回路６の構成を説明する。
前述のように異常判定回路６は、正常値検出回路６Ａ
と、異常値検出回路６Ｂと、ＳＲフリップフロップ回路
６Ｃと、Ｄフリップフロップ回路６Ｄとを有している。
この構成は基本的に異常判定回路５と同じである。違い
は信号の入力関係である。

【００３１】例えば、正常値検出回路６Ａは、シフトレ
ジスタ４を構成するＤフリップフロップの段数をｎ＋１
段とする場合、１段目〜ｎ段目（正常値ｎの検出用）に
位置するＤフリップフロップの全出力の論理積を求める
演算回路である。ただし、正常値検出回路５Ａへの入力
がシフトレジスタ４の正出力であったのに対し、この正
常値検出回路６Ａへの入力はシフトレジスタ４の負出力
となる。

【００３２】また、異常値検出回路６Ｂも、シフトレジ
スタ４を構成するＤフリップフロップの段数をｎ＋１段
とする場合、１段目〜ｎ＋１段目（オーバフローの検出
用）に位置するＤフリップフロップの全出力の論理積を
求める演算回路が用いられる。この異常値検出回路６Ｂ
もその入力はシフトレジスタ４の負出力となる。

【００３３】ＳＲフリップフロップ６Ｃは、正常値検出
回路６Ａの出力をセット入力とし、異常値検出回路６Ｂ
の出力をリセット入力とする回路である。また、そのデ
ータ入力には固定電圧（ここでは「Ｌ」レベル）が入力
されている。また、クリア端子にクロック反転素子７の
出力が入力されている。これらの接続は異常判定回路５
のＳＲフリップフロップ５Ｃと同じである。違いは、そ
のＤ入力のイネーブル端子に分周回路３の正出力が入力
されている点である。

【００３４】Ｄフリップフロップ６Ｄは、ＳＲフリップ
フロップ６Ｃの出力をデータ入力とする回路である。な
お、そのイネーブル端子に分周回路３の正出力が入力さ
れている点で異常判定回路５のＤフリップフロップ５Ｄ
と異なるだけで、そのクロック入力にはクロック反転素
子７の出力が入力される。また、Ｄフリップフロップ６
Ｄの出力を反転したものが論理和演算回路８の他方の入
力となる。

【００３５】このように、ＳＲフリップフロップ６Ｃと
Ｄフリップフロップ６Ｄのそれぞれは、監視クロック２
（１／２周期遅れたタイミング）を動作クロックとして
動作し、分周出力の半周期（異常判定回路５の不動作期
間）を動作期間とする。

【００３６】（Ａ−２）異常検出動作 このクロック異常検出回路は、被監視クロックと監視ク
ロックが非同期で、被監視クロックが監視クロックより
も周波数の高い場合においても、クロック断検出を含む
クロック異常の検出を１サイクル単位で検出可能とする
ものである。

【００３７】クロック異常を１サイクル単位に単純に検
出可能とするには、監視クロックが被監視クロックの分
周比の周期と一致することが望ましい。そこで、ここで
は監視クロックが被監視クロック１の８分周比の周期で
あるものとして説明する。

【００３８】図２は、かかる前提での図１に示す回路構
成の動作内容を示すタイムチャートである。図２の１段
目と３段目に示すように、監視クロック２は被監視クロ
ック１の８分周に相当する。

【００３９】このため、シフトレジスタ４においても、
そのレジスタの段数は８＋１の９段とする。

【００４０】（ａ）リセット時 図示していないが、リセット時、シフトレジスタ４を構
成する全てのレジスタ出力は“０”となる。このとき、
異常判定回路５の出力はクロック断アラームの発出状態
（すなわち、Ｄフリップフロップ５Ｄの負論理出力が”
１”）となる。また、監視クロックを分周する分周回路
３の出力も”０”となる。従って、リセット時に通信装
置として警報が発出されないようにする構成が別途設け
られている。

【００４１】（ｂ）正常時 リセット解除後、監視クロック分周回路３の出力は、監
視クロック２の入力によって”０”から“１”へ変化
し、被監視クロック１の入力により、監視クロック２の
分周結果がシフトレジスタ４ヘ順次データ入力されるこ
とになる。

【００４２】被監視クロック１の入力が正常であった場
合、被監視クロック１の入力に従ってシフトレジスタ４
の８段目まで“１”が入力される。

【００４３】このとき、正常値検出回路５Ａが例えばシ
フトレジスタ４の１段目から８段目までの出力の全ての
論理積を求める演算回路であったとすると、異常判定回
路５の正常値検出回路５Ａは被監視クロック１の１サイ
クル分“１”となり、ＳＲフリップフロップ５Ｃがセッ
トされて“１”となる。

【００４４】またこのとき、異常値検出回路５Ｂが例え
ばシフトレジスタの１段目から９段目までの出力の全て
の論理積を求める演算回路であったとすると、この場合
は正常な場合であるため次の被監視クロック１の入力時
にもシフトレジスタ４の初段の出力は”０”となり（監
視クロックの分周結果は“０”であるため）、異常値検
出回路５Ｂは何の動作も行わない。

【００４５】一方このとき、異常判定回路６には、シフ
トレジスタ４の全レジスタの負論理出力結果が接続され
ているため、異常判定回路６は何も動作しない。例え
ば、リセット解除直後のような前値が異常であると異常
のままであり、正常の場合は正常のままである。

【００４６】次に、被監視クロック１の入力によりシフ
トレジスタ４の８段目まで“０”が入力された場合を考
える。このとき、異常判定回路６の正常値検出回路６Ａ
にはシフトレジスタ４の負論理出力が８段目まで全て”
１”となるため、その出力にあっては被監視クロック１
の１サイクル分“１”となり、ＳＲフリップフロップ６
Ｃがセットされて“１”となる。このとき、異常判定回
路５は何も動作せず、前値を保持する。

【００４７】なお、監視クロック２の分周出力が“０”
であると、その反転値が入力される異常判定回路５のＳ
Ｒフリップフロップ５ＣとＤフリップフロップ５Ｄはデ
ータイネーブルとなり、監視クロック２の立ち下がりエ
ッジでＤフリップフロップ５ＤにＳＲフリップフロップ
５Ｃの結果がシフトされ、ＳＲフリップフロップ５Ｃは
クリアされる。この結果、Ｄフリップフロップ５Ｄの負
論理出力は”０”となる。

【００４８】逆に、監視クロック２の分周出力が“１”
であると、異常判定回路６のＳＲフリップフロップ６Ｃ
とＤフリップフロップ６Ｄはデータイネーブルとなり、
監視クロックの立ち下がりエッジでＤフリップフロップ
６ＤにＳＲフリップフロップ６Ｃの結果がシフトされ、
ＳＲフリップフロップ６Ｃはクリアされる。この結果、
Ｄフリップフロップ６Ｄの負論理出力は”０”となる。

【００４９】ここで、論理和演算回路８は、各異常判定
回路のＤフリップフロップの負論理出力結果の論理和を
出力するので、このように正常の場合には、アラーム９
は“０”のままとなり、正常と判定される。すなわち、
監視クロック２の分周結果が“１”の１周期の監視区間
を異常判定回路５が監視し、“０”の１周期の監視区間
を異常判定回路６が監視する構成である。

【００５０】（ｃ）異常時 クロック数が少ない異常の場合、例えば、監視クロック
２の分周出力が“０”の間に被監視クロック１が７クロ
ックしか存在しなかった場合、被監視クロック１の入力
によってはシフトレジスタ４の７段目までしか“１”が
入力されない。このため、正常値検出回路６Ａによっ
て、ＳＲフリップフロップ６Ｃが“１”にセットされる
ことはない。もちろん、異常値検出回路６Ｂも動作しな
い。この状態で、監視クロック２が“１”に変化する
と、監視クロック２の立ち下がりエッジにてＤフリップ
フロップ６Ｄの負論理出力結果が“１”となり、監視ク
ロック２が次に“０”になって正常になるまで異常が保
持され、アラーム９が“１”となる。

【００５１】これに対して、クロック数が多い異常の場
合、例えば、監視クロック２の分周出力が“１”の間に
被監視クロック１が９クロックも存在した場合、被監視
クロック１の入力によってシフトレジスタ４の９段目ま
で“１”が入力される。この場合、８段目まで”１”が
入力された時点で正常値検出回路５ＡがＳＲフリップフ
ロップ５Ｃを“１”にセットしているが、異常値検出回
路５Ｂの検出出力によってリセットされることになり、
ＳＲフリップフロップ５Ｃの出力は再度“０”へ戻され
る。この状態で、監視クロック２が“０”に変化する
と、監視クロック２の立ち下がりエッジにてＤフリップ
フロップ５Ｄの負論理出力結果が“１”となり、監視ク
ロック２が次に“１”になって正常になるまで異常が保
持され、アラーム９が“１”となる。

【００５２】また、クロック断異常の場合、例えば、監
視クロック２の分周出力が“１”の間にシフトレジスタ
４に“１”が入力されない場合、正常値検出回路５Ａは
ＳＲフリップフロップ５Ｃを“１”にセットしないた
め、監視クロック２が次に“１”になって正常になるま
で異常が保持され、アラーム９が“１”となる。

【００５３】尚、異常を検出後、監視クロックの２．５
周期の間に正常な被監視クロックが入力されないと正常
な状態へは復帰しない。

【００５４】（Ａ−３）第１の実施形態の効果 以上のように、第１の実施形態によれば、監視クロック
の分周結果を入力する被監視クロックにて動作するシフ
トレジスタ４と、監視クロックの１周期を監視区間とす
る２つの異常判定回路５及び６とを設け、シフトレジス
タ１個の結果と監視をそれぞれ監視クロックの“０”と
“１”の間そのぞれの異常判定回路にて交互に実施する
ようにしたことにより、常時クロックの異常を監視検出
可能とできる。

【００５５】しかも、被監視クロックを計数するための
手段は１個で良く、しかも当該手段はシフトレジスタ４
で構成されるため、監視すべき変化点はシフトレジスタ
４の中で１箇所か２個所で済む。

【００５６】また、クロック断の場合、異常判定回路は
異常と判定した後は動作しないため、従来のクロック異
常検出回路に比してゲート規模や消費電力が少なくて済
む。しかも、周波数がレジスタのデバイス能力に近いほ
どの高い周波数においても常時クロック異常の検出を行
うことができる。

【００５７】（Ｂ）第２の実施形態 （Ｂ−１）装置構成 図３に、本発明の第２の実施形態を示す。なお、この図
３の場合も、図１の場合と同様、クロック異常検出回路
の回路構成を機能的に表すものとする。第１の実施形態
では、シフトレジスタを回路内に１個だけ設ける場合に
ついて説明したが、本実施形態では新たにシフトレジス
タ１０を追加し、全部で２つのシフトレジスタを用いる
回路構成について説明する。

【００５８】本実施形態の場合、被監視クロック１は、
シフトレジスタ４のクロック入力端子に接続される。シ
フトレジスタ４のデータ入力には“１”又は“０”の固
定値が接続される。監視クロック２の分周結果の負論理
出力は、当該出力が“１”の場合にシフトレジスタ４の
全レジスタを“０”に設定するリセット入力端子に接続
される。シフトレジスタ４の正論理出力結果は異常判定
回路５の正常値検出回路５Ａ及び異常値検出回路５Ｂに
接続される。

【００５９】また、被監視クロック１はシフトレジスタ
１０のクロック入力端子にも接続される。シフトレジス
タ１０のデータ入力には“１”又は“０”の固定値が接
続される。監視クロック２の分周結果の正論理出力は、
当該出力が“１”の場合にシフトレジスタ１０の全レジ
スタを“０”に設定するリセット入力端子に接続され
る。シフトレジスタ１０の正論理出力結果は異常判定回
路６の正常値検出回路６Ａ及び異常値検出回路６Ｂに接
続される。

【００６０】なお、異常判定回路５及び６には第１の実
施形態と同じものを使用する。もっとも、その入力は前
述のように異なっており、異常判定回路５にはシフトレ
ジスタ４の出力が入力され、異常判定回路６にはシフト
レジスタ１０の出力が入力とされる。また、シフトレジ
スタ４と１０とではリセット周期が逆位相の関係にある
ので、出力が現れる期間も相補的な関係にある。

【００６１】その他の構成は第１の実施形態の場合と同
様である。

【００６２】（Ｂ−２）異常検出動作 このクロック異常検出回路の場合も、被監視クロックと
監視クロックが非同期で、被監視クロックが監視クロッ
クよりも周波数の高い場合においても、クロック断検出
を含むクロック異常検出を１サイクル単位で検出可能と
するものである。

【００６３】このクロック異常検出回路の場合も、第１
の実施形態と同様、監視クロックが被監視クロックの８
分周比の周期であるものとして説明する。

【００６４】図４は、かかる前提での図３に示す回路構
成の動作内容を示すタイムチャートである。図４の１段
目と３段目に示すように、監視クロック２は被監視クロ
ック１の８分周に相当する。

【００６５】このため、シフトレジスタ４及び１０のい
ずれについても、そのレジスタの段数は８＋１の９段と
する。

【００６６】（ａ）リセット時 図示していないが、リセット時、シフトレジスタ４を構
成する全てのレジスタ出力は“０”となり、異常判定回
路５の出力はクロック断アラームの発出状態（すなわ
ち、Ｄフリップフロップ５Ｄの負論理出力が”１”）と
なる。また、監視クロックを分周する分周回路３の出力
も”０”となる。従って、リセット時に通信装置として
警報が発出されないようにする構成が別途設けられてい
る。

【００６７】（ｂ）正常時 リセット解除後、監視クロック分周回路３の出力は、監
視クロック２の入力によって”０”から“１”へ変化す
る。このとき、シフトレジスタ１０はリセットされる。
一方、シフトレジスタ４においては、被監視クロック１
の入力により、データ入力の“１”または“０”がシフ
トレジスタヘ順次データ入力されることになる。

【００６８】被監視クロック１の入力が正常であった場
合、被監視クロック１の入力に従ってシフトレジスタ４
の８段目まで“１”または“０”が入力される。例え
ば、正常値検出回路５Ａと異常値検出回路５Ｂを立上り
又は立下りエッジ検出回路とすると、シフトレジスタ４
の８段目のエッジ入力により正常値検出回路５Ａは被監
視クロック１の１サイクル分“１”となり、ＳＲフリッ
プフロップ５Ｃがセットされて“１”となる。

【００６９】ただし、この場合は正常な場合であるため
次の被監視クロック１の入力時には監視クロック２の分
周結果が反転されるのでシフトレジスタ４を構成する全
レジスタは“０”にリセットされる。この場合、異常値
検出回路５Ｂはエッジがないため何も動作しない。

【００７０】一方このとき、異常判定回路６には、シフ
トレジスタ１０の出力が接続されているが、シフトレジ
スタ１０がリセットされているため何も動作しない。例
えば、リセット解除直後のような前値が異常であると異
常のままであり、正常の場合は正常のままである。

【００７１】次に、監視クロック分周回路３の出力が監
視クロック２の入力により”１”から“０”へ変化した
場合を考える。この場合、シフトレジスタ４はリセット
される。他方、シフトレジスタ１０においては被監視ク
ロック１の入力により、データ入力の“１”または
“０”が順次シフトレジスタヘデータ入力される。

【００７２】このとき、被監視クロック１の入力により
シフトレジスタ１０の８段目まで“１”または“０”が
入力され、シフトレジスタ１０の８段目のエッジ入力に
より異常判定回路６の正常値検出回路６Ａは被監視クロ
ックの１サイクル分“１”となり、ＳＲフリップフロッ
プ６Ｃがセットされて“１”となる。

【００７３】ただし、この場合も正常な場合であるため
次の被監視クロック１の入力時には監視クロック２の分
周結果が反転されるので、シフトレジスタ１０を構成す
る全レジスタは“０”にリセットされ。この場合、異常
値検出回路６Ｂはエッジがないため何も動作しない。

【００７４】一方このとき、異常判定回路５にはシフト
レジスタ４が接続されているが、シフトレジスタ４がリ
セットされているため何も動作しない。すなわち、異常
判定回路５は何も動作せず、前値を保持する。

【００７５】なお、監視クロック２の分周結果が“０”
であると、その反転値が入力される異常判定回路５のＳ
Ｒフリップフロップ５ＣとＤフリップフロップ５Ｄはデ
ータイネーブルとなり、監視クロック２の立ち下がりエ
ッジでＤフリップフロップ５ＤにＳＲフリップフロップ
５Ｃの結果がシフトされ、ＳＲフリップフロップ５Ｃは
クリアされる。この結果、Ｄフリップフロップ５Ｄの負
論理出力は”０”となる。

【００７６】逆に、監視クロック２の分周結果が“１”
であると、異常判定回路６のＳＲフリップフロップ６Ｃ
とＤフリップフロップ６Ｄはデータイネーブルとなり、
監視クロック２の立ち下がりエッジでＤフリップフロッ
プ６ＤにＳＲフリップフロップ６Ｃの結果がシフトさ
れ、ＳＲフリップフロップ６Ｃはクリアされる。この結
果、Ｄフリップフロップ６Ｄの負論理出力は”０”とな
る。

【００７７】ここで、論理和演算回路８は、各異常判定
回路のＤフリップフロップの負論理出力結果の論理和を
出力するので、このように正常な場合には、アラーム９
は“０”のままとなり、正常と判定される。すなわち、
監視クロック２の分周結果が“１”の１周期の監視区間
を異常判定回路５が監視し、“０”の１周期の監視区間
を異常判定回路６が監視する構成である。

【００７８】（ｃ）異常時 クロック数が少ない異常の場合、例えば、監視クロック
２の分周出力が“０”の間に被監視クロック１が７クロ
ックしか存在しなかった場合、被監視クロック１の入力
によってはシフトレジスタ１０の７段目までしか“１”
が入力されない。このため、正常値検出回路６Ａによっ
て、ＳＲフリップフロップ６Ｃが“１”にセットされる
ことはない。もちろん、異常値検出回路６Ｂも動作しな
い。この状態で、監視クロック２が“１”に変化する
と、監視クロック２の立ち下がりエッジにてＤフリップ
フロップ５Ｄの負論理出力結果が“１”となり、監視ク
ロック２が次に“０”になって正常になるまで異常が保
持され、アラーム９が“１”となる。

【００７９】これに対して、クロック数が多い異常の場
合、例えば、監視クロック２の分周出力が“１”の間に
被監視クロック１が９クロックも存在した場合、被監視
クロック１の入力によってシフトレジスタ４の９段目ま
で“１”が入力される。この場合、８段目まで”１”が
入力された時点で正常値検出回路５ＡがＳＲフリップフ
ロップ５Ｃを“１”にセットしているが、異常値検出回
路５Ｂの検出出力によってリセットされることになり、
ＳＲフリップフロップ５Ｃの出力は再度“０”へ戻され
る。この状態で、監視クロック２が“０”に変化する
と、監視クロック２の立ち下がりエッジにてＤフリップ
フロップ５Ｄの負論理出力結果が“１”となり、監視ク
ロック２が次に“１”になって正常になるまで異常が保
持され、アラーム９が“１”となる。

【００８０】また、クロック断異常の場合、例えば、監
視クロック２の分周出力が“１”の間にシフトレジスタ
４に“１”が入力されない場合、正常値検出回路５Ａは
ＳＲフリップフロップ５Ｃを“１”にセットしないた
め、監視クロック２が次に“１”になって正常になるま
で異常が保持され、アラーム９が“１”となる。

【００８１】尚、異常を検出後、監視クロックの２．５
周期の間に正常な被監視クロックが入力されないと正常
な状態へは復帰しない。

【００８２】（Ｂ−３）第２の実施形態の効果 以上のように、第２の実施形態によれば、監視クロック
の分周結果をリセット又はセット入力とし、被監視クロ
ックの入力により“１”または“０”のデータを入力す
る２つのシフトレジスタ４及び１０と、監視クロックの
１周期を監視区間とする２つの異常判定回路５及び６と
を設け、シフトレジスタ１個と異常判定回路１個を監視
クロック分周結果の“０”と“１”の間のそのぞれの区
間を監視区間として対にて交互に実施するようにしたこ
とにより、常時クロックの異常を監視検出可能とでき
る。

【００８３】しかも、第１の実施形態とは異なり、正常
値検出回路及び異常値検出回路をエッジ検出回路で構成
できるため、ゲート規模や消費電力が少なくて良い。

【００８４】（Ｃ）第３の実施形態 （Ｃ−１）装置構成 図５に、本発明の第３の実施形態を示す。なお、この図
５の場合も、図１の場合と同様、クロック異常検出回路
の回路構成を機能的に表すものとする。この実施形態で
は、第１の実施形態で説明した異常判定回路５を複数
（図では２つ）設け、そのいずれか一方の正常値検出結
果を記憶させるようにする。また、その出力結果を異常
判定回路６に接続することで、異常判定回路５が正常判
定に用いた条件とは異なる条件で異常判定回路６の判定
動作が行われるように構成する。

【００８５】かかる構成とするのは、第１の実施形態や
第２の実施形態とは異なり、被監視クロックの周波数が
監視クロックの周波数で割り切れない場合を想定してい
るためである。

【００８６】例えば、第１の実施形態と同様、監視クロ
ックが被監視クロックのほぼ８分周比である場合でも、
被監視クロックの周波数が監視クロックの周波数で割り
切れない場合には、”７”と”８”の両方を正常と判定
する必要がある。

【００８７】ただし、単に、第１の実施形態で説明した
正常値検出回路を増加させただけでは、連続する２クロ
ックパルスの欠落を監視できない場合がある。

【００８８】そこで、この実施形態では、クロック異常
検出回路として、監視クロックと監視クロックが非同期
で、被監視クロックの周波数が監視クロックの周波数で
割り切れない場合においてもクロック断検出を含むクロ
ック異常検出を１サイクル単位で検出可能とするため
に、異常判定回路５が正常値検出回路５Ａ１の条件で正
常を確認した場合には、相補的に動作する異常判定回路
６の正常値検出回路６Ａ１は動作しないようにする。す
なわち、正常値検出回路６Ａ２のみで正常か否かを判定
させるようにする。

【００８９】勿論、異常判定回路５が正常値検出回路５
Ａ２の条件で正常を確認した場合には、相補的に動作す
る異常判定回路６の正常値検出回路６Ａ２は動作しない
ようにし、正常値検出回路６Ａ１のみで正常か否かを判
定させるようにする。

【００９０】具体的には異常判定回路５及び６に以下の
構成を採用する。なお言うまでもないが、この回路の構
成は一例であってこれに限定されるものではない。

【００９１】まず、異常判定回路５の構成を説明する。
この異常判定回路５は、第１の正常値検出回路５Ａ１
と、第２の正常値検出回路５Ａ２と、異常値検出回路５
Ｂと、ＳＲフリップフロップ５Ｃと、Ｄフリップフロッ
プ５Ｄと、論理和回路５Ｅとを有している。

【００９２】ここで、第１の正常値検出回路５Ａ１は、
シフトレジスタ４を構成するＤフリップフロップの段数
をｎ＋１段とする場合、１段目〜ｎ−１段目に位置する
Ｄフリップフロップの全出力の論理積を求める演算回路
である。なお、第１の正常値検出回路５Ａ１は、第２の
正常値検出回路５Ａ２の”１”出力でリセットされる。
また、その出力は論理和回路５Ｅに入力されるが、異常
判定回路５とは異なるクロック数を異常判定回路６が正
常と判断できるようにその出力を異常判定回路６に出力
する構成を採る。接続の詳細については後述する。

【００９３】第２の正常値検出回路５Ａ２は、シフトレ
ジスタ４を構成するＤフリップフロップの段数をｎ＋１
段とする場合、１段目〜ｎ段目に位置するＤフリップフ
ロップの全出力の論理積を求める演算回路である。その
出力は論理和回路５Ｅに入力される。また前述のように
第２の正常値検出回路５Ａ２は、”１”出力が得られた
とき第１の正常値検出回路５Ａ１の出力をリセットする
ようになっている。

【００９４】このリセット機能の存在により、異常の有
無を判定する機能が異常判定回路５から異常判定回路６
に切り替わる時点で、第１の正常値検出回路５Ａ１の条
件が正常とされるならば（ｎ−１クロックが異常判定回
路５で正常とする条件ならば）、第１の正常値検出回路
５Ａ１の出力は”１”に維持され、第２の正常値検出回
路５Ａ２の条件が正常とされるならば（ｎクロックが異
常判定回路５で正常とする条件ならば）、第１の正常値
検出回路５Ａ１の出力は”０”にリセットされる。

【００９５】ＳＲフリップフロップ５Ｃは、第１の正常
値検出回路５Ａ１又は第２の正常値検出回路５Ａ２のい
ずれかの出力をセット入力とし、異常値検出回路５Ｂの
出力をリセット入力とする回路である。なお、そのデー
タ入力には固定電圧（ここでは「Ｌ」レベル）が入力さ
れている。また、そのイネーブル端子には分周回路３の
負出力が入力されている。また、クリア端子にはクロッ
ク反転素子７の出力が入力されている。

【００９６】Ｄフリップフロップ５Ｄは、ＳＲフリップ
フロップ５Ｃの出力をデータ入力とする回路である。な
お、そのイネーブル端子には分周回路３の負出力が入力
されている。また、そのクロック入力にはクロック反転
素子７の出力が入力されている。このＤフリップフロッ
プ５Ｄの出力を反転したものが論理和演算回路８の一方
の入力となる。

【００９７】論理和回路５Ｅは、第１の正常値検出回路
５Ａ１の出力と第２の正常値検出回路５Ａ２の出力の論
理和をＳＲフリップフロップ５Ｃのセット入力に与える
回路である。

【００９８】次に、異常判定回路６の構成を説明する。
異常判定回路６の構成も基本的には異常判定回路５と同
じである。すなわち、異常判定回路６は、第１の正常値
検出回路６Ａ１と、第２の正常値検出回路６Ａ２と、異
常値検出回路６Ｂと、ＳＲフリップフロップ回路６Ｃ
と、Ｄフリップフロップ回路６Ｄと、論理和回路６Ｅと
を有してなる。違いは信号の入力関係と第１及び第２の
正常値検出回路６Ａ１及び６Ａ２にイネーブル端子が設
けられている点である。

【００９９】第１の正常値検出回路６Ａ１は、シフトレ
ジスタ４を構成するＤフリップフロップの段数をｎ＋１
段とする場合、１段目〜ｎ−１段目に位置するＤフリッ
プフロップの全出力の論理積を求める演算回路である。
ただし、第１の正常値検出回路５Ａ１への入力がシフト
レジスタ４の正出力であったのに対し、この正常値検出
回路６Ａへの入力はシフトレジスタ４の負出力となる。
また、そのイネーブル端子には、異常判定回路５の第１
の正常値検出回路５Ａ１の出力の反転出力が与えられる
よう接続されている。

【０１００】一方、第２の正常値検出回路６Ａ２は、シ
フトレジスタ４を構成するＤフリップフロップの段数を
ｎ＋１段とする場合、１段目〜ｎ段目に位置するＤフリ
ップフロップの全出力の論理積を求める演算回路であ
る。ただし、第２の正常値検出回路５Ａ２への入力がシ
フトレジスタ４の正出力であったのに対し、この第２の
正常値検出回路６Ａ２への入力はシフトレジスタ４の負
出力となる。また、そのイネーブル端子には、異常判定
回路５の第１の正常値検出回路５Ａ１の出力がそのまま
与えられる。この結果、異常判定回路５とは異なる条件
を正常とする正常値検出回路のみが動作可能となる。

【０１０１】異常値検出回路６Ｂは、シフトレジスタ４
を構成するＤフリップフロップの段数をｎ＋１段とする
場合、１段目〜ｎ＋１段目に位置するＤフリップフロッ
プの全出力の論理積を求める演算回路である。この異常
値検出回路６Ｂもその入力はシフトレジスタ４の負出力
となる。

【０１０２】ＳＲフリップフロップ６Ｃは、第１の正常
値検出回路６Ａ１又は第２の正常値検出回路６Ａ２のい
ずれかの出力をセット入力とし、異常値検出回路６Ｂの
出力をリセット入力とする回路である。また、そのデー
タ入力には固定電圧（ここでは「Ｌ」レベル）が入力さ
れている。また、クリア端子にクロック反転素子７の出
力が入力されている。これらの接続は異常判定回路５の
ＳＲフリップフロップ５Ｃと同じである。違いは、その
イネーブル端子に分周回路３の正出力が入力されている
点である。

【０１０３】Ｄフリップフロップ６Ｄは、ＳＲフリップ
フロップ６Ｃの出力をデータ入力とする回路である。な
お、そのイネーブル端子に分周回路３の正出力が入力さ
れている点で異常判定回路５のＤフリップフロップ５Ｄ
と異なるだけで、そのクロック入力にはクロック反転素
子７の出力が入力される。また、Ｄフリップフロップ６
Ｄの出力を反転したものが論理和演算回路８の他方の入
力となる。

【０１０４】論理和回路６Ｅは、第１の正常値検出回路
６Ａ１の出力と第２の正常値検出回路６Ａ２の出力の論
理和をＳＲフリップフロップ６Ｃのセット入力に与える
回路である。

【０１０５】その他の構成は第１の実施形態の場合と同
様である。

【０１０６】（Ｃ−２）異常検出動作 上述のように、本実施形態に係るクロック異常検出回路
は、監視クロックと監視クロックが非同期で、被監視ク
ロックの周波数が監視クロックの周波数で割り切れない
場合においても、クロック断検出を含むクロック異常検
出を１サイクル単位で検出可能とするものである。

【０１０７】この実施形態でも、監視クロックが被監視
クロックのほぼ８分周比であるものとして説明する。

【０１０８】このため、この実施形態の場合も、シフト
レジスタ４はそのレジスタの段数が８＋１の９段である
ものとする。

【０１０９】（ａ）リセット時 図示していないが、リセット時、シフトレジスタ４を構
成する全てのレジスタ出力は“０”となり、異常判定回
路５はクロック断アラームの発出状態（すなわち、Ｄフ
リップフロップ５Ｄの負論理出力が”１”）となる。ま
た、監視クロックを分周する分周回路３出力も”０”と
なる。従って、リセット時に通信装置として警報が発出
されないようにする構成が別途設けられている。

【０１１０】（ｂ）正常時 リセット解除後、監視クロック分周回路３の出力は、監
視クロック２の入力によって”０”から“１”へ変化す
る。このとき、被監視クロック１の入力により、監視ク
ロック２の分周結果がシフトレジスタ４ヘ順次データ入
力される。

【０１１１】被監視クロック１の入力が正常であった場
合、被監視クロック１の入力に従ってシフトレジスタ４
の７段目まで“１”が入力される。この場合、例えば、
正常値検出回路５Ａ１をシフトレジスタの１段目から７
段目までの全ての論理積を求める演算回路であるものと
すると、７段目までが”１”になった時点でＳＲフリッ
プフロップ５Ｃがセットされて”１”となる。

【０１１２】なお、正常値検出回路５Ａ１の出力段には
不図示の記憶回路が設けられており、この正常値の検出
結果が保持されるようになっている。

【０１１３】一方、正常値検出回路５Ａ２をシフトレジ
スタの１段目から８段目までの全ての論理積を求める演
算回路とすると、前述の記憶回路の記憶内容は、正常値
検出回路５Ａ２が“１”を出力する場合にはリセットさ
れる。これは異常判定回路５に対する入力でシフトレジ
スタ４の８段目まで”１”が入力されることが分かった
場合には、その旨を相補的に動作する異常判定回路６に
通知する必要から記憶内容をリセットする。

【０１１４】ここでは、監視クロック２の分周出力が
“１”の間に存在すべき被監視クロック１の数が”７”
であり、監視クロック２の分周出力が“０”の間に存在
すべき被監視クロック１の数が”８”であるものとす
る。

【０１１５】すると、異常判定回路５の正常値検出回路
５Ａ１における出力は、被監視クロック１の１サイクル
分“１”となり、ＳＲフリップフロップ５Ｃと記憶回路
の値が共に“１”となる。このとき、正常値検出回路５
Ａ２は何も動作しない。なぜなら、監視クロック２の分
周出力が“１”の間に被監視クロック１は８個現れない
ためである。従って、正常値検出結果を記憶する記憶回
路の内容はリセットされることはない。

【０１１６】なおこの場合、異常値検出回路５Ｂをシフ
トレジスタ４の１段目から９段目までの全ての論理積を
求める演算回路とすると、次の被監視クロック１の入力
時には、既に監視クロック２の分周結果は“０”となる
ため何も動作しない。

【０１１７】またこのとき、異常判定回路６にはシフト
レジスタ４の負出力（すなわち”０”）が与えられるた
め何も動作せず、前値の正常または異常状態を保持して
いる。

【０１１８】これに対して、被監視クロック１の入力に
よりシフトレジスタ４の８段目まで“０”が入力された
場合を考える。このとき、前サイクルにおける異常判定
回路５の正常判定の反転値が異常判定回路６の正常値検
出回路６Ａ１に与えられているため、すなわち正常値検
出回路６Ａ１はディセーブル状態にあるため、正常値検
出回路６Ａ２のみが被監視クロックの１サイクル分
“１”となり、ＳＲフリップフロップ６Ｃをセットして
“１”とする。

【０１１９】すなわち、監視クロック２の分周出力が
“０”間に被監視クロック１が８個存在する場合を正常
とする正常値検出回路６Ａ２が動作して、被監視クロッ
ク１が正常であることをＳＲフリップフロップ６Ｃにセ
ットする。このとき、異常判定回路５は何も動作せず、
前値を保持する。

【０１２０】その後の動作は第１の実施形態と同様であ
る。

【０１２１】（ｃ）異常時 異常の場合は第１の実施形態と同様の動作であるが、正
常値検出回路５Ａ１の記憶回路は正常であった前値を保
持することになる。

【０１２２】尚、最悪の場合、異常を検出後、監視クロ
ックの３．５周期の間に正常な被監視クロックが入力さ
れないと正常な状態へは復帰しない。

【０１２３】（Ｃ−３）第３の実施形態の効果 以上のように、第３の実施形態によれば、第１の実施形
態の構成に正常値検出結果の保持回路を新たに設けたこ
とにより、監視クロックと監視クロックが非同期で、被
監視クロックの周波数が監視クロックの周波数で割り切
れない場合においてもクロック断の検出を含むクロック
異常の検出を１サイクル単位で検出可能とできる。

【０１２４】（Ｄ）他の実施形態 上述の第２の実施形態においては、監視クロックの分周
結果を各シフトレジスタのリセット入力として説明した
が、要は、ロード入力又はイネーブル入力と同じであ
る。

【０１２５】上述の第２の実施形態においては、正常値
検出回路及び異常値検出回路をエッジ検出回路として説
明したが、第１の実施形態の場合と同様に、論理積回路
で構成することもできる。

【０１２６】上述の第３の実施形態においては、正常値
の記憶回路を正常値検出回路５Ａ１に設けたが、他の正
常値検出回路に設ける構成としても良い。

【０１２７】上述の第１〜第３の実施形態においては、
被監視クロックをシフトレジスタのシフトクロックに用
いると共に、監視クロックの分周出力で監視区間を切り
替える場合について述べたが、被監視クロックと監視ク
ロックの当該関係を入れ替えた構成としても良い。

【０１２８】上述の第１〜第３の実施形態においては、
被監視クロックと監視クロックとが非同期で、かつ、被
監視クロックの周波数が監視クロックの周波数よりも高
いものとして説明を行ったが、被監視クロックと監視ク
ロックは同期していても構わないし、互いの周波数の関
係もどのような関係であっても構わない。

【０１２９】

【発明の効果】（Ａ）上述のように請求項１に記載の発
明によれば、被監視クロックの異常の検出にシフトレジ
スタを使用し、監視クロックの被監視クロックによるサ
ンプリング結果である、シフトレジスタの各段の出力結
果を基に被監視クロックが正常か異常かの判定を行うよ
うにしたことにより、監視すべき変化点を少なくでき
る。かくして、クロック異常監視回路のゲート規模の小
型化と低消費電力化を実現できる。

【０１３０】（Ｂ）上述のように請求項２に記載の発明
によれば、被監視クロックの異常の検出にシフトレジス
タを使用し、監視クロックの被監視クロックによるサン
プリング結果である、シフトレジスタの各段の出力結果
を基に被監視クロックが正常か異常かの判定を行うよう
にしたことにより、監視すべき変化点を少なくできる。
かくして、クロック異常監視回路のゲート規模の小型化
と低消費電力化を実現できる。

【０１３１】（Ｃ）上述の請求項３に記載の発明によう
に、請求項１又は請求項２に記載の発明の監視クロック
と被監視クロックの関係を入れ替えるたとしても、請求
項１又は請求項２に記載の発明と同様の効果を得ること
ができる。

【０１３２】（Ｄ）上述の請求項４に記載の発明のよう
に、請求項１、請求項２又は請求項３に記載の発明にお
けるクロック異常検出回路の異常判定回路として、シフ
トレジスタの各段に現れる出力状態から正常な出力状態
を検出する正常値検出回路と、シフトレジスタの各段に
現れる出力状態から正常入力を超える異常なクロック入
力を検出する異常値検出回路を備えるようにすれば、最
も基本的な回路構成を実現することができる。

【０１３３】（Ｅ）上述の請求項５に記載の発明のよう
に、請求項１、請求項２又は請求項３に記載の発明にお
けるクロック異常検出回路の異常判定回路の一つとし
て、正常とみなす条件をそれぞれ異にする、シフトレジ
スタの各段に現れる出力状態から正常な出力状態を検出
する複数の正常値検出回路と、当該複数の正常値検出回
路の一方の結果を記憶する記憶手段と、シフトレジスタ
の各段に現れる出力状態から正常入力を超える異常なク
ロック入力を検出する異常値検出回路とを備え、また当
該異常判定回路を除く他の異常判定回路として、正常と
みなす条件をそれぞれ異にする、シフトレジスタの各段
に現れる出力状態から正常な出力状態を検出するもので
あって、一つの異常判定回路に設けられている記憶手段
の記憶結果を基に一つの異常判定回路とは異なる条件の
検出を目的とするもののみが選択的に動作される複数の
正常値検出回路と、シフトレジスタの各段に現れる出力
状態から正常入力を超える異常なクロック入力を検出す
る異常値検出回路とを備えるようにすれば、正常な状態
が複数存在する場合にも対応し得る回路構成を実現する
ことができる。

【図面の簡単な説明】

【図１】クロック異常検出回路の第１の実施形態例を示
す機能ブロック図である。

【図２】第１の実施形態例の動作内容を示すタイミング
チャートである。

【図３】クロック異常検出回路の第２の実施形態例を示
す機能ブロック図である。

【図４】第２の実施形態例の動作内容を示すタイミング
チャートである。

【図５】クロック異常検出回路の第３の実施形態例を示
す機能ブロック図である。

【符号の説明】

１…被監視クロック、２…監視クロック、３…分周回
路、４…シフトレジスタ、５、６…異常判定回路、５
Ａ、５Ａ１、５Ａ２、６Ａ、６Ａ１、６Ａ２…正常値検
出回路、５Ｂ、６Ｂ…異常値検出回路、５Ｃ、６Ｃ…Ｓ
Ｒフリップフロップ、５Ｄ、６Ｄ…Ｄフリップフロッ
プ、５Ｅ、６Ｅ、８…論理和回路、７…クロック反転素
子、９…アラーム。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 監視クロックを使用して、被監視クロッ
   クの異常検出を実行するクロック異常検出回路におい
   て、 監視クロックを分周し出力する分周回路と、 上記分周回路から入力される分周後の監視クロックを、
   被監視クロックをシフトクロックに用いてシフトさせる
   シフトレジスタと、 それぞれ分周後の監視クロックの１周期を監視区間とし
   て相補的に動作し、各監視区間において、上記シフトレ
   ジスタの各段に現れる出力状態から被監視クロックの入
   力断の発生又は正常入力を超えるクロック入力の発生を
   監視し、被監視クロックの入力断から正常入力の検出ま
   でと、正常入力を超えるクロック入力から正常入力の検
   出までの間に異常信号の出力を行う複数の異常判定回路
   と、 上記複数の異常判定回路の判定結果の論理和を演算する
   演算回路とを備えることを特徴とするクロック異常検出
   回路。
2. 【請求項２】 監視クロックを使用して、被監視クロッ
   クの異常検出を実行するクロック異常検出回路におい
   て、 監視クロックを分周し出力する分周回路と、 それぞれ上記分周回路から入力される分周後の監視クロ
   ックをロード又はイネーブル入力に用い、１又は０の固
   定入力を、被監視クロックをシフトクロックに用いてシ
   フトさせる複数のシフトレジスタと、 それぞれ分周後の監視クロックの１周期を監視区間とし
   て相補的に動作し、各監視区間において、上記複数のシ
   フトレジスタのうち対応するシフトレジスタの各段に現
   れる出力状態から被監視クロックの入力断の発生又は正
   常入力を超えるクロック入力の発生を監視し、被監視ク
   ロックの入力断から正常入力の検出までと、正常入力を
   超えるクロック入力から正常入力の検出までの間に異常
   信号の出力を行う複数の異常判定回路と、 上記複数の異常判定回路の判定結果の論理和を演算する
   演算回路とを備えることを特徴とするクロック異常検出
   回路。
3. 【請求項３】 請求項１又は２に記載のクロック異常検
   出回路において、 上記監視クロックと上記被監視クロックの関係を入れ替
   えることを特徴とするクロック異常検出回路。
4. 【請求項４】 請求項１、２又は３に記載のクロック異
   常検出回路において、上記異常判定回路に、シフトレジ
   スタの各段に現れる出力状態から正常な出力状態を検出
   する正常値検出回路と、シフトレジスタの各段に現れる
   出力状態から正常入力を超える異常なクロック入力を検
   出する異常値検出回路とを備えることを特徴とするクロ
   ック異常検出回路。
5. 【請求項５】 請求項１、２又は３に記載のクロック異
   常検出回路において、上記異常判定回路の一つに、正常
   とみなす条件をそれぞれ異にする、シフトレジスタの各
   段に現れる出力状態から正常な出力状態を検出する複数
   の正常値検出回路と、当該複数の正常値検出回路の一方
   の結果を記憶する記憶手段と、シフトレジスタの各段に
   現れる出力状態から正常入力を超える異常なクロック入
   力を検出する異常値検出回路とを備え、 当該異常判定回路を除く他の上記異常判定回路に、正常
   とみなす条件をそれぞれ異にする、シフトレジスタの各
   段に現れる出力状態から正常な出力状態を検出するもの
   であって、上記一つの異常判定回路に設けられている記
   憶手段の記憶結果を基に上記一つの異常判定回路とは異
   なる条件の検出を目的とするもののみが選択的に動作さ
   れる複数の正常値検出回路と、シフトレジスタの各段に
   現れる出力状態から正常入力を超える異常なクロック入
   力を検出する異常値検出回路とを備えることを特徴とす
   るクロック異常検出回路。