JP2748724B2 - 集積回路 - Google Patents
集積回路Info
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- JP2748724B2 JP2748724B2 JP3147806A JP14780691A JP2748724B2 JP 2748724 B2 JP2748724 B2 JP 2748724B2 JP 3147806 A JP3147806 A JP 3147806A JP 14780691 A JP14780691 A JP 14780691A JP 2748724 B2 JP2748724 B2 JP 2748724B2
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Description
【０００１】
【技術分野】本発明は集積回路に関し、特に内部のクロ
ックスキュー調整に関する。
ックスキュー調整に関する。
【０００２】
【従来技術】一般に、情報処理装置は多数の大規模集積
回路により構成され、各々の大規模集積回路には動作の
同期化のためクロック信号が分配されている。従来、こ
のクロック信号は集積回路の入口で遅延素子あるいはケ
ーブル等により時間調整され、かつ各々の集積回路内の
クロック分配回路を統一することによりクロックスキュ
ーを小さくしていた。
回路により構成され、各々の大規模集積回路には動作の
同期化のためクロック信号が分配されている。従来、こ
のクロック信号は集積回路の入口で遅延素子あるいはケ
ーブル等により時間調整され、かつ各々の集積回路内の
クロック分配回路を統一することによりクロックスキュ
ーを小さくしていた。
【０００３】前述したようにクロック信号は集積回路の
入口で調整される。しかし、集積回路内にはレジスタ数
が数百から数千あり、クロックを分配するために数段の
ゲートを必要とする。このため、クロック分配回路にお
いてゲート段数を統一したとしても集積回路の製造バラ
ツキにより同一集積回路内でもスキューが生じるという
欠点があった。特に、現在ではクロックサイクルが小さ
くなり、かつ集積回路が高集積化されるため、その製造
バラツキが大きくなり、クロックサイクルのスキューが
占める割合が大きいという欠点がある。
入口で調整される。しかし、集積回路内にはレジスタ数
が数百から数千あり、クロックを分配するために数段の
ゲートを必要とする。このため、クロック分配回路にお
いてゲート段数を統一したとしても集積回路の製造バラ
ツキにより同一集積回路内でもスキューが生じるという
欠点があった。特に、現在ではクロックサイクルが小さ
くなり、かつ集積回路が高集積化されるため、その製造
バラツキが大きくなり、クロックサイクルのスキューが
占める割合が大きいという欠点がある。
【０００４】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は、クロックスキ
ューをなくすことのできる機能を有する集積回路を提供
することである。
ためになされたものであり、その目的は、クロックスキ
ューをなくすことのできる機能を有する集積回路を提供
することである。
【０００５】
【発明の構成】本発明による集積回路は、入力されるク
ロック信号を複数に分配する分配回路と、この複数に分
配されたクロック信号の夫々に対応して設けられ、対応
クロック信号を外部制御信号に応じた遅延時間だけ遅延
させる複数の遅延回路と、前記遅延回路に対応して設け
られ対応する遅延回路によって遅延されたクロック信号
を入力とする複数のトリガフリップフロップと、前記ト
リガフリップフロップの出力同士の一致を検出する複数
の一致検出回路とを含むことを特徴とする。
ロック信号を複数に分配する分配回路と、この複数に分
配されたクロック信号の夫々に対応して設けられ、対応
クロック信号を外部制御信号に応じた遅延時間だけ遅延
させる複数の遅延回路と、前記遅延回路に対応して設け
られ対応する遅延回路によって遅延されたクロック信号
を入力とする複数のトリガフリップフロップと、前記ト
リガフリップフロップの出力同士の一致を検出する複数
の一致検出回路とを含むことを特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１（ａ）は、本発明による集積回路の第
１の実施例の構成を示す回路図である。
１の実施例の構成を示す回路図である。
【０００８】図１（ａ）を参照すると、いま集積回路内
のクロック分配回路が４つのブロック１，２，３，４に
分割されている。各々のクロック分配回路は遅延回路及
び複数の分配用ゲートを含んで構成されている。例え
ば、クロック分配回路１は遅延回路５及び分配用ゲート
Ｇ１〜Ｇ７により構成されている。クロック分配回路
２，３，４についても同様な構成である。
のクロック分配回路が４つのブロック１，２，３，４に
分割されている。各々のクロック分配回路は遅延回路及
び複数の分配用ゲートを含んで構成されている。例え
ば、クロック分配回路１は遅延回路５及び分配用ゲート
Ｇ１〜Ｇ７により構成されている。クロック分配回路
２，３，４についても同様な構成である。
【０００９】また、各々のクロック分配回路の出力（例
えば、クロック分配回路１ではゲートＧ４〜Ｇ７の各出
力）は、図示せぬ複数の負荷レジスタに接続されてい
る。更に、各々のクロック分配回路の任意の出力が計数
回路CN１，CN２，CN３の入力に図の様に接続されてい
る。
えば、クロック分配回路１ではゲートＧ４〜Ｇ７の各出
力）は、図示せぬ複数の負荷レジスタに接続されてい
る。更に、各々のクロック分配回路の任意の出力が計数
回路CN１，CN２，CN３の入力に図の様に接続されてい
る。
【００１０】ところで、遅延回路５は外部制御端子Ｓ１
によりその遅延量を変化できるように構成されている。
また、クロック分配回路２，３，４内の遅延回路も同様
に外部制御端子Ｓ２，Ｓ３，Ｓ４によりその遅延量を変
化できるように構成されている。その遅延回路の構成例
を図１（ｂ）に示す。
によりその遅延量を変化できるように構成されている。
また、クロック分配回路２，３，４内の遅延回路も同様
に外部制御端子Ｓ２，Ｓ３，Ｓ４によりその遅延量を変
化できるように構成されている。その遅延回路の構成例
を図１（ｂ）に示す。
【００１１】図において、遅延回路は７個のゲートＧ20
〜Ｇ26及び３個の選択回路SL10〜SL12から構成されてい
る。また、各選択回路SL10〜SL12は夫々制御信号Ｓ1A〜
Ｓ1Cにより切換え制御される。
〜Ｇ26及び３個の選択回路SL10〜SL12から構成されてい
る。また、各選択回路SL10〜SL12は夫々制御信号Ｓ1A〜
Ｓ1Cにより切換え制御される。
【００１２】かかる構成とすることにより、制御信号Ｓ
1A〜Ｓ1Cの論理レベルの組合せに応じてゲートの０〜７
個分の８通りの遅延量が得られるのである。つまり、外
部からの制御信号Ｓ1A〜Ｓ1Cによりゲートの０〜７個分
の遅延時間を自由に設定できるため、最適な遅延時間を
設定すればクロックスキューをなくすことができること
になる。
1A〜Ｓ1Cの論理レベルの組合せに応じてゲートの０〜７
個分の８通りの遅延量が得られるのである。つまり、外
部からの制御信号Ｓ1A〜Ｓ1Cによりゲートの０〜７個分
の遅延時間を自由に設定できるため、最適な遅延時間を
設定すればクロックスキューをなくすことができること
になる。
【００１３】なお、必要に応じてゲート及び選択回路の
数を増加すれば、さらに多種類の遅延量が得られる。
数を増加すれば、さらに多種類の遅延量が得られる。
【００１４】図１（ａ）に戻り、外部制御端子Ｓ０には
制御信号が入力され、クロック入力端子ＣＫから分配さ
れるクロック信号側とゲートＧ１，Ｇ３，Ｇ７及び遅延
回路５で構成されるリングオシレータ回路側とを選択回
路SL1 により選択する。なお、クロック分配回路２，
３，４についても同様の構成である。
制御信号が入力され、クロック入力端子ＣＫから分配さ
れるクロック信号側とゲートＧ１，Ｇ３，Ｇ７及び遅延
回路５で構成されるリングオシレータ回路側とを選択回
路SL1 により選択する。なお、クロック分配回路２，
３，４についても同様の構成である。
【００１５】さて、クロック入力端子ＣＫからクロック
信号を入力し、外部制御端子Ｓ０でクロック信号を選択
することにより、各々の計数回路CN１〜CN３の入力には
各々の遅延回路及びクロック分配ゲートを通してクロッ
ク信号が入力される。このとき、入力されるクロック信
号は同一周期であるが、遅延回路の遅延量及びゲート遅
延のバラツキにより時間差を生じる。
信号を入力し、外部制御端子Ｓ０でクロック信号を選択
することにより、各々の計数回路CN１〜CN３の入力には
各々の遅延回路及びクロック分配ゲートを通してクロッ
ク信号が入力される。このとき、入力されるクロック信
号は同一周期であるが、遅延回路の遅延量及びゲート遅
延のバラツキにより時間差を生じる。
【００１６】いま、クロック分配回路１及び２について
考える。クロック分配回路１において外部制御端子Ｓ０
で選択回路SL1 によりゲートＧ１，Ｇ３，Ｇ７及び遅延
回路５で構成されるリングオシレータ回路側を選択し、
計数回路CN１に入力する。クロック分配回路２において
も同様に外部制御端子Ｓ０により、クロック分配ゲート
及び遅延回路で構成されるリングオシレータ回路側を選
択し、計数回路CN１に入力する。すると、計数回路CN１
では、任意の時間のクロック分配回路１，２のリングオ
シレータ回路の信号を夫々カウントし、カウント値が同
数であるかどうかを判断して出力端子OT１に結果を出力
する。計数回路CN２，CN３も同様に出力端子OT２，OT３
に結果を出力する。
考える。クロック分配回路１において外部制御端子Ｓ０
で選択回路SL1 によりゲートＧ１，Ｇ３，Ｇ７及び遅延
回路５で構成されるリングオシレータ回路側を選択し、
計数回路CN１に入力する。クロック分配回路２において
も同様に外部制御端子Ｓ０により、クロック分配ゲート
及び遅延回路で構成されるリングオシレータ回路側を選
択し、計数回路CN１に入力する。すると、計数回路CN１
では、任意の時間のクロック分配回路１，２のリングオ
シレータ回路の信号を夫々カウントし、カウント値が同
数であるかどうかを判断して出力端子OT１に結果を出力
する。計数回路CN２，CN３も同様に出力端子OT２，OT３
に結果を出力する。
【００１７】ここで、各々のリングオシレータの任意の
時間の信号数が同じであれば、すなわちカウント値が一
致すれば、各々の遅延回路と分配ゲートを通して比較回
路入力までの遅延時間が等しいということになる。つま
り、上述のように各々の遅延回路の遅延量を調節して、
各々の遅延回路について分配ゲートの遅延時間を等しく
することにより、外部制御端子Ｓ０でＣＫ入力端子から
入力されるクロック信号を選択した場合の各々のクロッ
ク分配回路の出力でのクロックスキューを実質的に０に
することができるのである。
時間の信号数が同じであれば、すなわちカウント値が一
致すれば、各々の遅延回路と分配ゲートを通して比較回
路入力までの遅延時間が等しいということになる。つま
り、上述のように各々の遅延回路の遅延量を調節して、
各々の遅延回路について分配ゲートの遅延時間を等しく
することにより、外部制御端子Ｓ０でＣＫ入力端子から
入力されるクロック信号を選択した場合の各々のクロッ
ク分配回路の出力でのクロックスキューを実質的に０に
することができるのである。
【００１８】同様に、クロック分配回路２及び３のクロ
ックスキューを０とし、クロック分配回路３，４のクロ
ックスキューを０とすることにより、クロック分配回路
１，２，３及び４のクロックスキューを実質的に０とす
ることができる。
ックスキューを０とし、クロック分配回路３，４のクロ
ックスキューを０とすることにより、クロック分配回路
１，２，３及び４のクロックスキューを実質的に０とす
ることができる。
【００１９】次に、本発明の第２の実施例について図２
を参照して説明する。なお、図２において図１（ａ）と
同等部分は同一符号により示されている。
を参照して説明する。なお、図２において図１（ａ）と
同等部分は同一符号により示されている。
【００２０】まず、図１（ａ）と同様に、集積回路内の
クロック分配回路を４つのブロック１，２，３，４に分
割する。各々のクロック分配回路は遅延回路及び複数の
分配用ゲートを含んで構成されている。例えば、クロッ
ク分配回路１は、遅延回路５及び分配ゲートＧ１〜Ｇ７
により構成されている。クロック分配回路２，３，４に
ついても同様な構成である。
クロック分配回路を４つのブロック１，２，３，４に分
割する。各々のクロック分配回路は遅延回路及び複数の
分配用ゲートを含んで構成されている。例えば、クロッ
ク分配回路１は、遅延回路５及び分配ゲートＧ１〜Ｇ７
により構成されている。クロック分配回路２，３，４に
ついても同様な構成である。
【００２１】また、各々のクロック分配回路の出力（例
えば、クロック分配回路１ではゲートＧ４〜Ｇ７の各出
力）は、図示せぬ複数の負荷レジスタに接続されてい
る。更に、各々のクロック分配回路の任意の出力がトリ
ガフリップフロップ（以下、ＴFFと略す）１０〜４０の
トリガの入力に接続されている。そして、ＴFF１０の正
出力とＴFF４０の逆出力とはアンドゲートＧ１０の入力
に、ＴFF２０の正出力とＴFF４０の逆出力とはアンドゲ
ートＧ１１の入力に、ＴFF３０の正出力とＴFF４０の逆
出力とはアンドゲートＧ１２に夫々入力されている。
えば、クロック分配回路１ではゲートＧ４〜Ｇ７の各出
力）は、図示せぬ複数の負荷レジスタに接続されてい
る。更に、各々のクロック分配回路の任意の出力がトリ
ガフリップフロップ（以下、ＴFFと略す）１０〜４０の
トリガの入力に接続されている。そして、ＴFF１０の正
出力とＴFF４０の逆出力とはアンドゲートＧ１０の入力
に、ＴFF２０の正出力とＴFF４０の逆出力とはアンドゲ
ートＧ１１の入力に、ＴFF３０の正出力とＴFF４０の逆
出力とはアンドゲートＧ１２に夫々入力されている。
【００２２】ところで、遅延回路５は外部制御端子Ｓ１
によりその遅延量を変化できるように構成されている。
また、クロック分配回路２，３，４内の遅延回路も同様
に外部制御端子Ｓ２，Ｓ３，Ｓ４によりその遅延量を変
化できるように構成されている。その遅延回路は、例え
ば、先述の図１（ｂ）に示されている構成である。
によりその遅延量を変化できるように構成されている。
また、クロック分配回路２，３，４内の遅延回路も同様
に外部制御端子Ｓ２，Ｓ３，Ｓ４によりその遅延量を変
化できるように構成されている。その遅延回路は、例え
ば、先述の図１（ｂ）に示されている構成である。
【００２３】さて、クロック端子ＣＫにクロック信号が
入力されると各々のＴFFのトリガ入力に各々の遅延回路
及びクロック分配ゲートを通してクロック信号が入力さ
れる。このとき、入力されるクロック信号は同一周期で
あるが、遅延回路の遅延量及びゲート遅延のバラツキに
より時間差を生じる。
入力されると各々のＴFFのトリガ入力に各々の遅延回路
及びクロック分配ゲートを通してクロック信号が入力さ
れる。このとき、入力されるクロック信号は同一周期で
あるが、遅延回路の遅延量及びゲート遅延のバラツキに
より時間差を生じる。
【００２４】いま、クロック分配回路１と４とを考え
る。ＴFF１０及びＴFF４０の入力には前述した様に同一
周期のクロック信号が入力されるが、時間差が生じる。
ところで、ＴFF１０の正出力とＴFF４０の逆出力とはク
ロック信号周波数の１／２に分周され、かつデューティ
は正確に５０％になる。つまり、これらを入力とするア
ンドゲートＧ１０の出力はクロック分配回路１と４との
時間差分だけ論理“１”となりOT１に出力される。ま
た、時間差がなく、両者の変化タイミングが一致すれ
ば、常に論理“０”となる。
る。ＴFF１０及びＴFF４０の入力には前述した様に同一
周期のクロック信号が入力されるが、時間差が生じる。
ところで、ＴFF１０の正出力とＴFF４０の逆出力とはク
ロック信号周波数の１／２に分周され、かつデューティ
は正確に５０％になる。つまり、これらを入力とするア
ンドゲートＧ１０の出力はクロック分配回路１と４との
時間差分だけ論理“１”となりOT１に出力される。ま
た、時間差がなく、両者の変化タイミングが一致すれ
ば、常に論理“０”となる。
【００２５】ここで、上述のように、各々の遅延回路を
制御することによりアンドゲートＧ10の出力を常に論理
“０”にすることができる。これは、クロック分配回路
１と４との時間差が０であることを意味する。すなわ
ち、クロックスキューを実質的に０にすることができる
ことになる。同様に、クロック分配回路２，４及び３，
４のクロックスキューについても各々の遅延回路を制御
し外部出力端子OT２，OT３を観測することにより０にす
ることができるのである。
制御することによりアンドゲートＧ10の出力を常に論理
“０”にすることができる。これは、クロック分配回路
１と４との時間差が０であることを意味する。すなわ
ち、クロックスキューを実質的に０にすることができる
ことになる。同様に、クロック分配回路２，４及び３，
４のクロックスキューについても各々の遅延回路を制御
し外部出力端子OT２，OT３を観測することにより０にす
ることができるのである。
【００２６】なお、一般に集積回路内でのゲート遅延の
バラツキはチップ内のゲートの物理的な位置の違いによ
り発生する。以上の説明ではクロック分配回路を各々４
つのクロックに分割したが、分割数を多くすればするほ
ど、更にクロックスキューを小さくできる。
バラツキはチップ内のゲートの物理的な位置の違いによ
り発生する。以上の説明ではクロック分配回路を各々４
つのクロックに分割したが、分割数を多くすればするほ
ど、更にクロックスキューを小さくできる。
【００２７】
【発明の効果】以上説明したように本発明は、大規模積
回路回路において外部制御信号に応じた遅延時間だけク
ロック信号を遅延させる回路を設けることにより、その
集積回路内のクロックスキューを実質的に０にできると
いう効果がある。
回路回路において外部制御信号に応じた遅延時間だけク
ロック信号を遅延させる回路を設けることにより、その
集積回路内のクロックスキューを実質的に０にできると
いう効果がある。
【図１】本発明の第１の実施例による集積回路の構成を
示す回路図である。
示す回路図である。
【図２】本発明の第２の実施例による集積回路の構成を
示す回路図である。
示す回路図である。
１，２，３，４ クロック分配回路 ５ 遅延回路 CN１，CN２，CN３ 計数回路 １０，２０，３０ トリガフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/10 H03K 5/13
Claims (1)
- 【請求項１】 入力されるクロック信号を複数に分配す
る分配回路と、この複数に分配されたクロック信号の夫
々に対応して設けられ、対応クロック信号を外部制御信
号に応じた遅延時間だけ遅延させる複数の遅延回路と、
前記遅延回路に対応して設けられ対応する遅延回路によ
って遅延されたクロック信号を入力とする複数のトリガ
フリップフロップと、前記トリガフリップフロップの出
力同士の一致を検出する複数の一致検出回路とを含むこ
とを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147806A JP2748724B2 (ja) | 1991-05-23 | 1991-05-23 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147806A JP2748724B2 (ja) | 1991-05-23 | 1991-05-23 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346111A JPH04346111A (ja) | 1992-12-02 |
| JP2748724B2 true JP2748724B2 (ja) | 1998-05-13 |
Family
ID=15438638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3147806A Expired - Fee Related JP2748724B2 (ja) | 1991-05-23 | 1991-05-23 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748724B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5659331A (en) * | 1979-10-19 | 1981-05-22 | Nec Corp | Logical device |
| JP2637738B2 (ja) * | 1987-08-28 | 1997-08-06 | 株式会社日立製作所 | クロック補正方式 |
-
1991
- 1991-05-23 JP JP3147806A patent/JP2748724B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04346111A (ja) | 1992-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |