JPH0761004B2 - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JPH0761004B2 JPH0761004B2 JP62277105A JP27710587A JPH0761004B2 JP H0761004 B2 JPH0761004 B2 JP H0761004B2 JP 62277105 A JP62277105 A JP 62277105A JP 27710587 A JP27710587 A JP 27710587A JP H0761004 B2 JPH0761004 B2 JP H0761004B2
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- JP
- Japan
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- output
- counter
- gate circuit
- input
- clock
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-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an ac
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の事象の生起時間、特に最も早く生起し
た事象を基準として、その時点から他の事象が生起する
までの時間の測定に用いるクロックを発生させるクロッ
ク発生回路に関する。
た事象を基準として、その時点から他の事象が生起する
までの時間の測定に用いるクロックを発生させるクロッ
ク発生回路に関する。
［従来技術］ 複数の事象の生起時間を同時に測定しようとする場合、
例えば出力が応答時間であるようなセンサを複数個並べ
てセンサアレイとして使用しているときに、各センサの
応答時間を同時に計測しようとする場合、従来技術とし
て各事象毎に基本周波数を用いて計時するタイマ回路を
複数個並置する構成が考えられる。
例えば出力が応答時間であるようなセンサを複数個並べ
てセンサアレイとして使用しているときに、各センサの
応答時間を同時に計測しようとする場合、従来技術とし
て各事象毎に基本周波数を用いて計時するタイマ回路を
複数個並置する構成が考えられる。
［発明が解決しようとする問題点］ しかし、このようにタイマ回路を複数個並置する構成に
は、膨大な量のハードウェアを必要とするという問題が
生じる。特に、事象の生起時間の範囲が広く、最小の応
答時間と最大の応答時間とが何桁も違うような場合、最
小の応答時間を基にしてクロック周波数を決め、その周
波数のままで最大の応答時間までも測定できるようにす
ると、タイマ回路が不必要に大きいものになってしま
う。
は、膨大な量のハードウェアを必要とするという問題が
生じる。特に、事象の生起時間の範囲が広く、最小の応
答時間と最大の応答時間とが何桁も違うような場合、最
小の応答時間を基にしてクロック周波数を決め、その周
波数のままで最大の応答時間までも測定できるようにす
ると、タイマ回路が不必要に大きいものになってしま
う。
特に、上述の例のように、センサアレイの出力を量子化
するといった応用では、各センサ出力の応答時間を厳密
に計時する必要は無く、センサアレイとして意味のある
データがとれれば良いと言う場合も多い。さらに、これ
らの計測結果を用いてデータ処理を行おうとする場合、
意味のないものはやたらと桁数が多いと、後段のデータ
処理でもその意味のない桁数分の処理だけ余計に手間ば
かりかかって有効な結果はあまり得られないということ
になってしまう。
するといった応用では、各センサ出力の応答時間を厳密
に計時する必要は無く、センサアレイとして意味のある
データがとれれば良いと言う場合も多い。さらに、これ
らの計測結果を用いてデータ処理を行おうとする場合、
意味のないものはやたらと桁数が多いと、後段のデータ
処理でもその意味のない桁数分の処理だけ余計に手間ば
かりかかって有効な結果はあまり得られないということ
になってしまう。
そこで、本発明は、複数の事象の生起時間を計時する場
合に用い、少ないハードウェアでより有効なデータが得
られるクロック発生回路を提供することを目的とする。
合に用い、少ないハードウェアでより有効なデータが得
られるクロック発生回路を提供することを目的とする。
［問題点を解決するための手段］ このような目的を達成するために、本発明は、複数の事
象（E1〜Em）の生起信号を入力し、その論理和の生起信
号を出力する第１のゲート回路（１）と、基本クロック
（φ）を1/Nに分周する分周器（３）と、前記複数の事
象と共にリセットされ、クロック入力端子に入力される
パルスを計数する第１のカウンタ（４）と、該第１のカ
ンウンタの計数値に対応するデータがプログラムデータ
入力端子に入力され、この入力データを初期値としてク
ロック入力端子に入力されるパルスを計数してその計数
値が前記第１のカウンタの計数値に達したときに桁上げ
信号を発生する第２のカウンタ（５）と、前記第１のゲ
ート回路の出力に基づいて、前記リセットから当該第１
のゲート回路の出力発生までの間は、前記分周器の分周
出力を前記第１のカウンタのクロック入力端子に入力
し、当該第１のゲート回路の出力発生後にはその入力を
禁止する第２のゲート回路（２）と、前記第１のゲート
回路の出力に基づいて、当該第１のゲート回路の出力発
生後に、前記基本クロックを前記第２のカウンタのクロ
ック入力端子に入力し、前記リセットから当該第１のゲ
ート回路の出力発生までの間は、その入力を禁止する第
３のゲート回路（８）と、前記第１のゲート回路の出力
に基づいて、当該第１のゲート回路の出力発生時点およ
び前記桁上げ信号が発生される毎に、前記プログラムデ
ータ入力端子に入力されているデータを前記第２のカウ
ンタに初期値としてセットさせる第４のゲート回路
（６）とを備え、前記桁上げ信号を前記複数の事象の生
起時間を測定するためのクロック（CL）として発生する
ことを特徴とする。
象（E1〜Em）の生起信号を入力し、その論理和の生起信
号を出力する第１のゲート回路（１）と、基本クロック
（φ）を1/Nに分周する分周器（３）と、前記複数の事
象と共にリセットされ、クロック入力端子に入力される
パルスを計数する第１のカウンタ（４）と、該第１のカ
ンウンタの計数値に対応するデータがプログラムデータ
入力端子に入力され、この入力データを初期値としてク
ロック入力端子に入力されるパルスを計数してその計数
値が前記第１のカウンタの計数値に達したときに桁上げ
信号を発生する第２のカウンタ（５）と、前記第１のゲ
ート回路の出力に基づいて、前記リセットから当該第１
のゲート回路の出力発生までの間は、前記分周器の分周
出力を前記第１のカウンタのクロック入力端子に入力
し、当該第１のゲート回路の出力発生後にはその入力を
禁止する第２のゲート回路（２）と、前記第１のゲート
回路の出力に基づいて、当該第１のゲート回路の出力発
生後に、前記基本クロックを前記第２のカウンタのクロ
ック入力端子に入力し、前記リセットから当該第１のゲ
ート回路の出力発生までの間は、その入力を禁止する第
３のゲート回路（８）と、前記第１のゲート回路の出力
に基づいて、当該第１のゲート回路の出力発生時点およ
び前記桁上げ信号が発生される毎に、前記プログラムデ
ータ入力端子に入力されているデータを前記第２のカウ
ンタに初期値としてセットさせる第４のゲート回路
（６）とを備え、前記桁上げ信号を前記複数の事象の生
起時間を測定するためのクロック（CL）として発生する
ことを特徴とする。
［作 用］ 本発明では、全事象中最も早く生起した事象の生起時間
を測定し、その1/Nの時間を１周期とするクロックを作
成して、このクロックをカウントすることにより他の事
象が生起するまでの時間を測定する。その結果、生起時
間がどのように変化しても、それに見合った、常に過不
足のない精度で生起時間の測定を行うことができる。
を測定し、その1/Nの時間を１周期とするクロックを作
成して、このクロックをカウントすることにより他の事
象が生起するまでの時間を測定する。その結果、生起時
間がどのように変化しても、それに見合った、常に過不
足のない精度で生起時間の測定を行うことができる。
［実施例］ 以下、本発明の実施例を図面を参照にして詳細に説明す
る。
る。
第１図に本発明の一実施例を示す。
ここで、E1,E2,…,Emはその生起時間を測定すべきｍ個
の事象であり、本例では、ある事象が生起する前は論理
値“0"を出力し、その事象が生起してからは“1"という
論理値を出力するものとする。すなわち、図示しない手
段によりリセットがかかってから、事象E1,E2,…,Emが
“1"となるまでの時間を測定することになる。
の事象であり、本例では、ある事象が生起する前は論理
値“0"を出力し、その事象が生起してからは“1"という
論理値を出力するものとする。すなわち、図示しない手
段によりリセットがかかってから、事象E1,E2,…,Emが
“1"となるまでの時間を測定することになる。
これら事象E1,E2,…,Emをオアゲート１に供給する。こ
のオアゲート１のオア出力をオアゲート２に供給する。
このオアゲート２には基本クロックφを1/N分周する分
周器３からの1/N分周出力をも供給する。オアゲート２
のオア出力をｎビットのアップカウンタ４のクロック入
力端子Ｃに供給し、その反転計数出力端子0,1,…，
ｎをプラグラマブルカウンタ５のデータ入力端子D0,D
1,…,Dnに接続する。オアゲート１のオア出力をインバ
ータ７で反転した出力のプログラマブルカウンタ５の桁
上げ端子5Bからの桁上げ出力とをオアゲート６を介して
プログラム端子5Aに供給する。さらに、オアゲート１の
オア出力と基本クロックφとをアンドゲート８に供給
し、そのアンド出力をプログラマブルカウンタ５のクロ
ック入力端子Ｃに供給する。
のオアゲート１のオア出力をオアゲート２に供給する。
このオアゲート２には基本クロックφを1/N分周する分
周器３からの1/N分周出力をも供給する。オアゲート２
のオア出力をｎビットのアップカウンタ４のクロック入
力端子Ｃに供給し、その反転計数出力端子0,1,…，
ｎをプラグラマブルカウンタ５のデータ入力端子D0,D
1,…,Dnに接続する。オアゲート１のオア出力をインバ
ータ７で反転した出力のプログラマブルカウンタ５の桁
上げ端子5Bからの桁上げ出力とをオアゲート６を介して
プログラム端子5Aに供給する。さらに、オアゲート１の
オア出力と基本クロックφとをアンドゲート８に供給
し、そのアンド出力をプログラマブルカウンタ５のクロ
ック入力端子Ｃに供給する。
ここで、事象E1,E2,…,Emはオアゲート１の入力として
接続されており、オアゲート１の出力は事象E1,E2,…,E
mのうち最も早く生起するもの（以後Efirstとよぶ）と
同じタイミングで“1"出力を生じる。
接続されており、オアゲート１の出力は事象E1,E2,…,E
mのうち最も早く生起するもの（以後Efirstとよぶ）と
同じタイミングで“1"出力を生じる。
オアゲート１のオア出力はオアゲート２に接続されてい
る。1/N分周器３には基本クロックφが入力されてお
り、その分周出力はφの周波数を1/Nに分周したものと
なる。そして、この分周出力もオアゲート２に接続され
ているので、オアゲート２は、Efirstが生起するまでの
間、1/N分周器３の出力をアップカンウンタ４に伝達す
る。
る。1/N分周器３には基本クロックφが入力されてお
り、その分周出力はφの周波数を1/Nに分周したものと
なる。そして、この分周出力もオアゲート２に接続され
ているので、オアゲート２は、Efirstが生起するまでの
間、1/N分周器３の出力をアップカンウンタ４に伝達す
る。
なお、アップカウンタ４は、図示されない手段により事
象E1,E2,…,Emと同時にリセットされるものとする。
象E1,E2,…,Emと同時にリセットされるものとする。
さらに、Efirstが生起した以降は、アップカウンタ４に
は、Efirstが生起するに至るまでの時間を、φを1/N分
周した出力クロックでカウントした結果が残ることにな
る。
は、Efirstが生起するに至るまでの時間を、φを1/N分
周した出力クロックでカウントした結果が残ることにな
る。
さらに、このカウンタ４からのEfirstの生起時間に関す
る測定結果Q0,Q1,…,Qnの反転出力0,1,…，ｎは
プログラマブルカウンタ５のプログラムデータ入力端子
D0,D1,…,Dnに接続されている。プログラマブルカウン
タ５は、そのプログラム端子5Aへの入力が“1"となった
時に端子D0,D1,…,Dnへ供給されているEfirstの生起時
間についての入力をカウント初期値としてプログラムさ
れる。このカウンタ５のプログラム端子5Aへはオアゲー
ト６の出力が接続されており、そのオアゲート６へは、
カウンタ５の桁上げ端子5Bからの桁上げ信号およびオア
ゲート１の出力をインバータ７によって反転して得た信
号が入力されている。
る測定結果Q0,Q1,…,Qnの反転出力0,1,…，ｎは
プログラマブルカウンタ５のプログラムデータ入力端子
D0,D1,…,Dnに接続されている。プログラマブルカウン
タ５は、そのプログラム端子5Aへの入力が“1"となった
時に端子D0,D1,…,Dnへ供給されているEfirstの生起時
間についての入力をカウント初期値としてプログラムさ
れる。このカウンタ５のプログラム端子5Aへはオアゲー
ト６の出力が接続されており、そのオアゲート６へは、
カウンタ５の桁上げ端子5Bからの桁上げ信号およびオア
ゲート１の出力をインバータ７によって反転して得た信
号が入力されている。
この接続により、Efirstが生起するまでは、プログラマ
ブルカウンタ５のプログラム端子5Aへの入力が“1"なの
で、カンウンタ５にはアップカウンタ４の出力がプロ
グラムされ続ける。Efirstが生起した時点でカウンタ５
のプログラム端子5Aへの入力が“0"となるので、カウン
タ４のカウント結果をＳとすると、カウンタ５にはＳの
１の補数が初期値としてセットされていることになる。
ブルカウンタ５のプログラム端子5Aへの入力が“1"なの
で、カンウンタ５にはアップカウンタ４の出力がプロ
グラムされ続ける。Efirstが生起した時点でカウンタ５
のプログラム端子5Aへの入力が“0"となるので、カウン
タ４のカウント結果をＳとすると、カウンタ５にはＳの
１の補数が初期値としてセットされていることになる。
また、Efirstが生起した時点で、オアゲート１の出力が
“1"となるので、アンドゲート８は基本クロックφをカ
ウンタ５の端子Ｃへクロック入力として供給するように
なる。
“1"となるので、アンドゲート８は基本クロックφをカ
ウンタ５の端子Ｃへクロック入力として供給するように
なる。
その結果、カウンタ５はアップカウントを続け、桁あふ
れを出した時点（2n+1までカウントした時点）で、桁上
げ信号を“1"にする。その桁上げ信号はそのままオアゲ
ート６を介してカウンタ５のプログラム端子5Aに供給さ
れるので、カウンタ５には、再び、Ｓの１の補数がプロ
グラムされる。
れを出した時点（2n+1までカウントした時点）で、桁上
げ信号を“1"にする。その桁上げ信号はそのままオアゲ
ート６を介してカウンタ５のプログラム端子5Aに供給さ
れるので、カウンタ５には、再び、Ｓの１の補数がプロ
グラムされる。
すなわち、カウンタ５は初期値としてのＳの１の補数
（＝2n+1−Ｓ−１）からカウント2n+1までカウントする
ということをくりかえすので、カウンタ５の桁上げ出力
は、そのEfirst生起中に入力される基本クロックφが略
々1/S分周されたクロックとなる。
（＝2n+1−Ｓ−１）からカウント2n+1までカウントする
ということをくりかえすので、カウンタ５の桁上げ出力
は、そのEfirst生起中に入力される基本クロックφが略
々1/S分周されたクロックとなる。
Efirstの生起時間はＮ×Ｓ×（クロックφの周期）であ
るから、カウンタ５の桁上げ信号はEfirstの生起時間の
1/Nを１周期とするクロックとなる。しかして、この桁
上げ信号をクロックCLとして発生し、例えば第２図に示
すような測定回路を用いて、このクロックCLをカウンタ
９のクロック入力端子Ｃに入力して計数し、各事象E1〜
Em生起時点で、その計数値を各事象E1〜Em対応して設け
たラッチ回路L1〜Lmによりそれぞれラッチすることによ
り、Efirstが生起してから他の事象が生起するまでの時
間（Efirstの生起時点を基準とした時間）を測定するこ
とができる。このクロックCLの周期はEfirstの生起時間
（リセットから生起までの時間）に応じて変わるので、
Efirstの生起時間がどんなに変化しても、それに見合っ
た精度で時間測定できることになる。
るから、カウンタ５の桁上げ信号はEfirstの生起時間の
1/Nを１周期とするクロックとなる。しかして、この桁
上げ信号をクロックCLとして発生し、例えば第２図に示
すような測定回路を用いて、このクロックCLをカウンタ
９のクロック入力端子Ｃに入力して計数し、各事象E1〜
Em生起時点で、その計数値を各事象E1〜Em対応して設け
たラッチ回路L1〜Lmによりそれぞれラッチすることによ
り、Efirstが生起してから他の事象が生起するまでの時
間（Efirstの生起時点を基準とした時間）を測定するこ
とができる。このクロックCLの周期はEfirstの生起時間
（リセットから生起までの時間）に応じて変わるので、
Efirstの生起時間がどんなに変化しても、それに見合っ
た精度で時間測定できることになる。
なお、第１図で、カウンタ５をダウンカウンタとし、ア
ップカウンタ４の出力Q0,Q1,…,Qnをカウンタ５のD0,
D1,…,Dnに入力しても、カウント方向が異なるのみで同
様の処理を実現できる。
ップカウンタ４の出力Q0,Q1,…,Qnをカウンタ５のD0,
D1,…,Dnに入力しても、カウント方向が異なるのみで同
様の処理を実現できる。
［効 果］ 以上から明らかなように、本発明によれば、複数事象の
うち最も早く生起する事象の生起時間を測定し、その生
起時間をもとに他の事象が生起するまでの時間測定に用
いるクロックを形成することにより、生起時間がどのよ
うに変化しても、それに見合った、常に過不足のない精
度で生起時間の測定を行なうことができる。
うち最も早く生起する事象の生起時間を測定し、その生
起時間をもとに他の事象が生起するまでの時間測定に用
いるクロックを形成することにより、生起時間がどのよ
うに変化しても、それに見合った、常に過不足のない精
度で生起時間の測定を行なうことができる。
第１図は本発明の一実施例を示すブロック図、 第２図は本発明実施例の測定回路を示すブロック図であ
る。 1,2,6……オアゲート、 ３……1/N分周器、 ４……アップカウンタ、 ５……プラグラマブルカウンタ、 ７……インバータ、 ８……アンドゲート。
る。 1,2,6……オアゲート、 ３……1/N分周器、 ４……アップカウンタ、 ５……プラグラマブルカウンタ、 ７……インバータ、 ８……アンドゲート。
Claims (1)
- 【請求項１】複数の事象（E1〜Em）の生起信号を入力
し、その論理和の生起信号を出力する第１のゲート回路
（１）と、基本クロック（φ）を1/Nに分周する分周器
（３）と、前記複数の事象と共にリセットされ、クロッ
ク入力端子に入力されるパルスを計数する第１のカウン
タ（４）と、該第１のカンウンタの計数値に対応するデ
ータがプログラムデータ入力端子に入力され、この入力
データを初期値としてクロック入力端子に入力されるパ
ルスを計数してその計数値が前記第１のカウンタの計数
値に達したときに桁上げ信号を発生する第２のカウンタ
（５）と、前記第１のゲート回路の出力に基づいて、前
記リセットから当該第１のゲート回路の出力発生までの
間は、前記分周器の分周出力を前記第１のカウンタのク
ロック入力端子に入力し、当該第１のゲート回路の出力
発生後にはその入力を禁止する第２のゲート回路（２）
と、前記第１のゲート回路の出力に基づいて、当該第１
のゲート回路の出力発生後に、前記基本クロックを前記
第２のカウンタのクロック入力端子に入力し、前記リセ
ットから当該第１のゲート回路の出力発生までの間は、
その入力を禁止する第３のゲート回路（８）と、前記第
１のゲート回路の出力に基づいて、当該第１のゲート回
路の出力発生時点および前記桁上げ信号が発生される毎
に、前記プログラムデータ入力端子に入力されているデ
ータを前記第２のカウンタに初期値としてセットさせる
第４のゲート回路（６）とを備え、前記桁上げ信号を前
記複数の事象の生起時間を測定するためのクロック（C
L）として発生することを特徴とするクロック発生回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277105A JPH0761004B2 (ja) | 1987-10-31 | 1987-10-31 | クロック発生回路 |
| US07/263,169 US4958362A (en) | 1987-10-31 | 1988-10-27 | Clock signal generating circuit |
| DE3836811A DE3836811A1 (de) | 1987-10-31 | 1988-10-28 | Taktgeberschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277105A JPH0761004B2 (ja) | 1987-10-31 | 1987-10-31 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119118A JPH01119118A (ja) | 1989-05-11 |
| JPH0761004B2 true JPH0761004B2 (ja) | 1995-06-28 |
Family
ID=17578848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277105A Expired - Fee Related JPH0761004B2 (ja) | 1987-10-31 | 1987-10-31 | クロック発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4958362A (ja) |
| JP (1) | JPH0761004B2 (ja) |
| DE (1) | DE3836811A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152938A (ja) * | 1991-11-27 | 1993-06-18 | Nec Yamagata Ltd | カウンタ回路 |
| JP3125562B2 (ja) * | 1994-03-10 | 2001-01-22 | 富士電機株式会社 | クロック発生回路 |
| US5666079A (en) * | 1994-05-06 | 1997-09-09 | Plx Technology, Inc. | Binary relative delay line |
| US5696994A (en) * | 1995-05-26 | 1997-12-09 | National Semiconductor Corporation | Serial interface having control circuits for enabling or disabling N-channel or P-channel transistors to allow for operation in two different transfer modes |
| FR2936606B1 (fr) * | 2008-10-01 | 2010-09-10 | Schneider Electric Ind Sas | Dispositif et procede de mesure de frequence dans un module automate |
| US9998276B2 (en) * | 2016-09-27 | 2018-06-12 | Nxp B.V. | USBPD type-C BMC encoded receive message squelch detection |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA864686A (en) * | 1968-08-29 | 1971-02-23 | Sperry Rand Canada Limited | Dual speed gated counter |
| JPS5034181B1 (ja) * | 1969-12-13 | 1975-11-06 | ||
| US3936745A (en) * | 1974-11-12 | 1976-02-03 | Mdh Industries, Inc. | Method of measuring the duration of a discontinuous signal |
| US3952253A (en) * | 1974-11-21 | 1976-04-20 | The United States Of America As Represented By The United States Energy Research And Development Administration | Method and means for generating a synchronizing pulse from a repetitive wave of varying frequency |
| US4339722A (en) * | 1979-05-23 | 1982-07-13 | Micro Consultants Limited | Digital frequency multiplier |
| JPH0727040B2 (ja) * | 1986-03-05 | 1995-03-29 | 富士電機株式会社 | 時間測定装置 |
| JPS62280679A (ja) * | 1986-05-30 | 1987-12-05 | Fuji Electric Co Ltd | 計時装置 |
-
1987
- 1987-10-31 JP JP62277105A patent/JPH0761004B2/ja not_active Expired - Fee Related
-
1988
- 1988-10-27 US US07/263,169 patent/US4958362A/en not_active Expired - Lifetime
- 1988-10-28 DE DE3836811A patent/DE3836811A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4958362A (en) | 1990-09-18 |
| JPH01119118A (ja) | 1989-05-11 |
| DE3836811C2 (ja) | 1991-03-14 |
| DE3836811A1 (de) | 1989-05-11 |
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