JP2523890B2 - パルス位相計測装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はパルス位相を安定に高精度に計測するパルス
位相計測装置に関するものである。

従来の技術 近年、パルス計測装置等において、安定化、高精度化
が要求されており、計測結果をもとに制御するシステム
等においてはよりその傾向が強い。

一般にパルス位相計測装置はパルス位相を水晶発振器
等の固定クロック等で計測すると発振周波数を大きく取
らないと精度がでないため、様々な工夫がなされてい
る。

第４図に従来のパルス位相計測装置の構成図を示す。
30は被計測パルス入力端子、31は基準パルス入力端子、
32はパルス位相差出力であり、33は各々同一の遅延時間
DTを有し被計測パルスをもとに（Ｎ＋１）相のパルスを
生成するＮ個の遅延素子、34は（Ｎ＋１）相のパルスを
基準パルス31でラッチするラッチ回路、35はラッチ結果
を演算する演算器、36は１遅延素子の遅延時間を記憶し
ておく遅延時間記憶装置、37は演算器出力と遅延時間記
憶装置出力を乗算する乗算器である。

端子30に入力された被計測パルスは、Ｎ個の遅延素子
33により、（Ｎ＋１）相のパルスに変換され、ラッチ回
路34で基準パルスにラッチされ、（Ｎ＋１）相のパルス
は基準パルスとの位相関係判定される。その出力を演算
器35で演算し、被計測パルスが基準パルスより遅延素子
何素子分進んでいるかを出力する。演算器35の出力と遅
延素子１素子分の遅延時間を記憶している遅延時間記憶
装置36の出力とは乗算器37で乗算され、基準パルスと被
計測パルスとのパルス位相差出力32を得る。例えば、演
算器35の出力がＡ、遅延時間記憶装置36の出力がDTとす
ると、その出力は、Ａ＊DTとなり、30は31より（Ａ＊D
T）進んでいることになる。

発明が解決しようとする課題 しかしながら、第４図のような構成では、遅延時間記
憶装置36で保持する１遅延素子遅延時間データと、被計
測パルスから（Ｎ＋１）相のパルスを生成するＮ個の遅
延素子の１素子分の遅延時間とが一致している場合は正
確にパルス位相差出力を計測できるが、遅延素子のばら
つき、温度特性等により遅延時間記憶装置36の１遅延素
子遅延時間と、実際のＮ個の遅延素子の１素子分の遅延
時間が一致しなくなると、パルス位相差出力は誤差が大
きくなり、位相差が大な程、誤差はより顕著であるとい
う課題があった。

本発明はこのような課題を解消し、安定で高精度なパ
ルス計測装置を提供するものである。

課題を解決するための手段 本発明は、パルス位相を計測するパルス位相計測装置
において、第１の基準パルスと第２の基準パルスを入力
信号とし、前記第１の基準パルスと前記第２の基準パル
スとの位相差を遅延素子数に変換し、遅延素子数Ａ（Ａ
は自然数）として出力する第１のパルス位相計測回路
と、前記第１の基準パルスと被計測パルスを入力信号と
し、前記第１の基準パルスと前記被計測パルスとの位相
差を遅延素子数に変換し、遅延素子数Ｘ（Ｘは自然数）
として出力する第２のパルス位相計測回路と、前記第１
の基準パルスと前記第２の基準パルスとの位相差の設定
値Ｔを記憶しておく基準パルス位相記憶回路と、前記遅
延素子数Ａと前記遅延素子数Ｘと前記基準パルス位相記
憶回路で記憶されている設定値Ｔより、前記第１の基準
パルスと前記被計測パルスとのパルス位相差Ｙ＝（X/
A）＊Ｔを求める演算器とを備えたことを特徴とするも
のである。

作用 パルス位相計測回路を遅延素子で構成することによ
り、精度が遅延素子１個分に相当するため高精度化が可
能であり、また、遅延素子のばらつき、温度変化に対し
ても、第１の基準パルスと第２の基準パルスの位相差
と、第１の基準パルスと被計測パルスの位相差を同様の
手段で計測しているため、温度や経年変化によってほと
んど影響されずにパルス位相を計測できるようにしてい
る。

実施例 以下、本発明の一実施例について図面を参照して説明
する。

第１図は本発明における実施例を示すブロック図であ
る。第１図において１は第１の基準パルスP1の入力端
子、２は第２の基準パルスP2の入力端子、３は被計測パ
ルスＰの入力端子、４はパルス位相出力、5,6はパルス
位相計測回路、７は第１の基準パルスP1と第２の基準パ
ルスP2の位相差を記憶しておく基準パルス位相記憶装
置、８は後述する演算を行う演算器である。

以上のように構成されたパルス位相計測装置におい
て、以下その動作について説明する。

入力端子1,2,3に与えられるパルスは第２図に示す構
成をしたパルス位相計測回路により各パルス位相差を計
測される。パルス位相計測回路は遅延素子単位で構成し
ているため、パルス位相計測回路の出力は整数出力であ
り、第３図に示すように、基準パルスP2、被計測パルス
Ｐが基準パルスP1より遅延素子何個分進んでいるかを示
すパラメータである。例えば、基準パルスP2のパルス位
相計測回路出力をＡ、被計測パルスのパルス位相計測回
路出力をＸ、また基準パルス位相記憶装置７に記憶して
いる基準パルスP1、基準パルスP2の位相差をＴとする
と、演算器８で Ｙ＝（X/A）＊Ｔ と演算され、被計測パルスＰは基準パルスP1よりＹ進ん
でいることになる。

第２図はパルス位相計測回路5,6の一例を示すブロッ
ク図である。これらのパルス位相計測回路は同一の構成
を有しているため、以下パルス位相計測回路５について
説明する。端子１は基準パルスP1,端子２は基準パルスP
2が与えられる入力端子であり、11は出力端子である。1
2は一定の遅延時間Ｄを有する縦続接続された複数個の
遅延素子、13はラッチ回路、14は演算器である。Ｎ個の
遅延素子12を通った（Ｎ＋１）相のパルスはラッチ回路
13により基準パルスP1にラッチされ、基準パルスP1との
位相関係を判定される。その結果が演算器14で演算さ
れ、例えば（Ａ＋１）個目のパルスで基準パルスと同相
であると判定されたなら出力はＡと出力される。このよ
うにパルス計測回路で１遅延素子の単位で第１の基準パ
ルスP1とのパルス位相差を計測でき、遅延素子のばらつ
き、温度変化も第１の基準パルスP1と第２の基準パルス
P2との位相差計測結果と第１の基準パルスP1と被計測パ
ルスＰとの位相差計測結果と比較演算するためほとんど
無視できる。

なお、パルス計測回路は、時分割で用いて一系統にし
てもよい。

以上のように本実施例は、従来よりも安定で高精度な
パルス位相計測システムを構成することが可能である。

発明の効果 以上のように第１の基準パルスと第２の基準パルスの
位相差を計測するパルス位相計測回路と、第１の基準パ
ルスと被計測パルス位相差を計測するパルス位相計測回
路と、第１の基準パルスと第２の基準パルスの位相差を
記憶しておく基準パルス位相記憶装置と、各出力を演算
し、第１の基準パルスと被計測パルスのパルス位相差を
求める演算器を有し、前記のパルス位相計測回路を遅延
素子で構成しているため、精度が遅延素子一個分の高精
度である。また、遅延素子のばらつき、温度変化に対し
ても第１の基準パルスと第２の基準パルスの位相差を計
測する基準パルス位相計測回路と、第１の基準パルスと
被計測パルスの位相差を計測する被計測パルス位相計測
回路を設けることにより、第２の基準パルス位相計測結
果と被計測パルス位相計測結果とを演算するため、遅延
素子の遅延時間の温度変化、遅延時間のばらつきは、ほ
とんど無視することができ、安定なパルス位相計測装置
を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるパルス位相計測装置
のブロック図、第２図は第１図におけるパルス位相計測
回路の内部構成図、第３図は第１図における入力パルス
のタイミング図、第４図は従来のパルス位相計測装置の
構成図である。 １……基準パルス０、２……基準パルス１、３……被計
測パルス、４……パルス位相出力、５……パルス位相計
測回路、６……パルス位相計測回路、７……基準パルス
位相記憶装置、８……演算器。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】パルス位相を計測するパルス位相計測装置
   において、 第１の基準パルスと第２の基準パルスを入力信号とし、
   前記第１の基準パルスと前記第２の基準パルスとの位相
   差を遅延素子数に変換し、遅延素子数Ａ（Ａは自然数）
   として出力する第１のパルス位相計測回路と、 前記第１の基準パルスと被計測パルスを入力信号とし、
   前記第１の基準パルスと前記被計測パルスとの位相差を
   遅延素子数に変換し、遅延素子数Ｘ（Ｘは自然数）とし
   て出力する第２のパルス位相計測回路と、 前記第１の基準パルスと前記第２の基準パルスとの位相
   差の設定値Ｔを記憶しておく基準パルス位相記憶回路
   と、 前記遅延素子数Ａと前記遅延素子数Ｘと前記基準パルス
   位相記憶回路で記憶されている設定値Ｔより、前記第１
   の基準パルスと前記被計測パルスとのパルス位相差Ｙ＝
   （X/A）＊Ｔを求める演算器とを備えたパルス位相計測
   装置。