SU945948A1 - Умножитель частоты - Google Patents

Description

(St) УИНОМИТЕЛЬ ЧАСТОТЫ

1

Изобретение относитс  к радиотехнике и может использоватьс  дл  умножени  частоты сигналовв цифровых устройствах различного назначени . .

Известен умножитель частоты, содержащий последовательно соединенные накопительный счетчик, регистр пам ти , первый делитель частоты и преобразователь импульсного сигнала в гармонический , а также второй делитель частоты и перестраиваемый генератор тактовых импульсов, выход которого соединен с сигнальными входами первого и второго делителей частоты 1 :

Однако в известном умножителе частоты имеетс  несинхронность частоты следовани  входных импульсов и частоты следовани  импульсов измерительной формируемой последовательности , что приводит к возникновению разрывов фазы выходного гармонического сигнала, следствием чего .

 вл етс  по вление в спектре выходного сигнала побочных гармоник, а также к сужению диапазона входных частот при сохранении заданной точности умножени .

Цель изобретени  - уменьшение линейных искажений при одновременном расширении диапазона входных частот.

Дл  этого в умножитель частоты, содержащий последовательно соединен10 ные накопительный счетчик, регистр пам ти, первый делитель частоты и преобразователь импульсного сигнала в гармоничесий, а также второй делитель частоты и перестраиваемый ге15 нератор тактовых импульсов, выход которого соединен с сигнальными входами первого и второго делителей частоты, введены последовательно , соединенные блок стабилизации уси20 лени  и блок автоматической подстройки кратности частот, выход которого соединен с управл щим входом, перестраиваемого генератора такте8ЫХ импульсов, a также блок задержки , выход которого соединен с сигнальным входом .накопительного счетчика и управл щим входом эторого делител  частоты, при этом выход второго делител  мастоты соединен со счетным входом накопительного счетчика и первым сигнальным входом блока автоматической подстройки кратности частот, а вход блока стабилизации усилени , второй сиг ,1нальный вход блока автоматической подстройки кратности частот, вход блока задержки и управл ющий вход pe гистра пам ти объединены и точка их соединени   вл етс  входом умножител  частоты. При этом блок стабилизации усилени  содержит последовательно соединенные первый генератор тактовых импульсов , элемент.И, накопительный счетчик и управл емый делитель частоты , к входу которого подключен выход второго генератора тактовых импульсов , при этом второй вход элемента И  вл етс  входом, а выход управл емого делител  частоты - выходом блока стабилизации усилени , Блок автоматической подстройки кратности частот содержит последовательно соединенные формироватввль сигнала ошибки; элемент И, реверсивный счетчик, цифроаналогойый преобразователь и усилитель, при этом первый и второй входы формировател  сигнала ошибки  вл ютс  соответствеи но первым и вторым сигнальными входа ми, а выход усилител  - выходом блок автоматической подстройки кратности частот. На чертеже представлена структурна  электрическа  схема предложенного устройства. Умножитель частоты содержит блЬк J задержки, накопительный счетчик 2 второй делитель 3 частоты, регистр 4 пам ти, блок f автоматической под- . стройки кратности частот, блок 6 стабилизации усилени , первый делитель 7 частоты, перестраиваемый ге нератор 8 тактовых импульсов. Блок 5 автоматической подстройки кратности частот содержит формирователь 9 сигнала ошибки,элемент И 10, реверсивный счетчик 11, цифрозналоговый преобоазователь С ЦАП )12 и усилитель 13. Блок 6 стабилизации усилени  содержит первый генератор I тактовых импульсов, элемент И 15, накопительный счетчик 16, управл емый делитель 17 частоты и второй генератор 18 тактовых импульсов, К выходу второго делител  частоты 7 подключен преобразователь 19 импульсного сигнала в гармонический. Умножитель частоты работает следующим образом. Соотношение между частотами следовани  импульсов, формируемых генератором 14 и генератором 18, определ етс  условием обеспечени  устой-чивости цепи автомотической подстройки кратности частот цифрового умножител : « , где f - частота следовани  тактовых импульсов, формируемь х генератором 14; частота следовани  тактовых импульсов, формируемых генератором 18; крутизна генератора 8 тактовых импульсов; коэффициент усилени  усилител  13; начальный период перестраиваемого генератора 8 тактовых импульсов, В J-ый период умножаемой частоты f 1-ый входной импульс поступает через блок 1 задержки на сигнальный вход накопительного счетчика 2 и управл ющий вход делител  3. частоты, а также непосредственно на управл ющий вход регистра 4 пам ти, первый сигнальный вход блока 5 и вход блока 6. При этом регистр Ц пам ти фиксирует информацию с выхода накопительного счетчика 2 Блок 1 задержки обе спечивает задержку 1-го импульса на вреМ  Т . При поступлении задержанного на врем  ТГ 1-го импульса умножаемой частоты fy на управл ющие вхо ды накопительного счетчика 2 и делител  частоты 3 происходит сброс накопительного счетчика 2 и делител  3 частоты в нуль. Генератор 8 формирует импульсы с периодом Т0(i), Делитель 3 частоты осуществл ет умножение периода 1 (I) следовани  тактовых импульсов генератора 8 в п раз. Импульсы с периодом следовани  Т О) ,{О с выхода делител  3 частоты поступают на счетный вход накопительного счетчика 2, который осуществл ет измерение длительности Ту I-го периода

,5

следовани  импульсов умножаемой частоты путем подсчета числа fJ( импульсов с периодом Т(i), поступающих на его вход за период

- -Hijtn-t -€

где Ту - i-ый период следовани  импульсов умножаемой частоть

. , :

T.,(i)- длительность периода следовани  тактовых импульсов в i-M периоде следовани 

импульсов умножаемой частоты f.

X

коэффициент делени  часто

п ты делител  3, равный требуемому коэффициенту умножени  цифрового умножител :

t (i) - ошибка измерени  Т,, вызванна  конечной величиной дискрета п-Т.(|). Одновременно в i-м периоде следовани  импульсов умножаемой частоты fУ формирователь 9 сигнала ошибки осуществл ет измерение модул  ошибки . t ( I ) и ее знака

t{i).i;.;(i) .

По окончании 1-го периода следовани  входных Импульсов сигнал ошибки t(i) с выхода формировател  9 поступает на первый вход элемента И 10, Одновременно с сигналом ошибки t(I) на второй вход элемента И -10 поступает сигнал с блока 6 стабилизации усилени , Этот сигнал фор мируют в i-M периоде .следовани  импульсов умножаемой частоты следующим обраЗОМ .-; . ., . . . V: , .

Импульсы с периодом Т д, с генератора 14 пост;уг1ают на первый вход элемента И 15. Импульсы умножаемой . частоты fy поступают на второй вход элемента И 15 Счетчик 1б осуществл ет грубое измерение длительности Т периода следовани  импульсов y iHOжаемой частоты f путем подсчета числа импульсов Q с периодом Т, поступающих на еГр вход за период TV Q,. :

Число Q с выхода счетчика 16 поступает на управл ющий вход управл емого делител  17.

Управл емый делитель 17 обеспечивает умножение периода Тд следовани  импульсов с генератора 18 на число Q.

В {I+1)-м периоде умножаемой частоты fjx импульсы с периодом следовани  ТБ-Q с выхода блока 6 поступают на второй вход элемента И 10, Ре- ;

версивный счетчик 11 осуществл ет измерение ошибки t(l) путем подсчета числа N импульсов с периодом Tp.Q, поступающих на его вход за 5 врем  ошибки t(i)

N .:tti /orir.

ЦифроаналоговыГ1 преобразователь 12 формирует напр жение, пропорциональное коду N реверсивного счетчика to 11. Сигнал с выхода ЦАП 12 усиливаетс  в К раз усилителем 13 и поступает на управл ющий вход генератора 8. Под воздействием этого сигнала период следовани  тактовых импульсов 15 в зависимости от величины и знака ошибки t(i) измен етс  таким образом , что ошибка t(i) уменьшаетс ,

С приходом (i+l)-го импульса ум- . ножаемой частоты fj( регистр пам ти 20 фиксирует число с выхода накопительного счетчика 2. Число Х с вы- хода регистра пам ти вводитс  на управл ющий вход делител  7«На сигнальный вход делител  7 поступают 25 импульсы с периодом Тр(1+1), Делитель 7 обеспечивает умножение периода следовани  импульсов T0(l-fl) на число /: .Преобразователь 19 осуществл ет преобразование импульсного 30 сигнала в гармонический:.

В последующих тактах-работы умножител  величина ошибки уменьшаетс  до нул , и устанавливаетс  режим крат частотъ. следовани  входных им пульсов и формируемой последователь35 ности импульсов.. , ; Таким образом в предложенном умножителе частоты следовани  реализуетс  синхронность частоты следо-, д вани ,входных импульсов и частоты .следовани  импульсов формируемой последовательности путём автоматического установлени  и поддержани  кратности их периодов и обеспечивает тем самым положительный эффект 45 уменьшение нелинейных искажений при одновременном расширении диапазона входных частот.

50

Claims (3)

1. Умножитель частоты, содержащий последовательно соединенные накопительный счетчик, регистр пам ти, первый делитель частоты и преобра- . .зователь импульсного сигнала в гармонический , а также второй делитель частоть и перестраиваемый генератор

тактовых импульсов, выход которого соединен с сигнальными входами первого и второго делителей частоты, отличающийс  тем, что, с целью уменьшени  нелинейных искажений при одновременном расширении диапазона входных частот, в него ввдены последовательно соединенные блок стабилизации усилени  и блок автоматической подстройки кратности частот, выход которого соединен с управл ющим входом перестраиваемого генератора тактовых импульсов, а также блок задержки, выход которого соединен с сигнальным входом накопительного счетчика и управл ющим входом второго делител  частоты, пр этом выход второго делител  частоты соединен со счетным входом накопительного счетчика и первым сигнальным входом блока автоматической подстройки кратности частот, а вход блока стабилизации усилени , второй сигнальный вход блока автоматической подстройки кратности частот, вход блока задержки и управл ющий вход регистра пам ти объединены и .точка их соединени   вл етс  входом умножител  частоты.

2. Умножитель по п.1, от л и чающийс  тем, что блов стабилизации усилени  содержит последовательно соединенные первый генератор тактовых импульсов, элемент И, накопительный счетчик и управл емый делитель частоты, к входу которого подключен выход второго генератора тактовых импульсов, при этом второй вход элемента И  вл етс - входом, а выход управл емого делител  частоты - выходом блока стабилизации усилени .

3. Умножитель по п,1, отличающий с  тем, что, блок автоматической подстройки кратности частот содержит последовательно соединенные формирователь сигнала ошибки, элемент И, реверсивный счетчик, цифроаналоговый преобразователь и уси-. литель, при этом первый и второй

входы формировател  сигнала ошибки  вл ютс  соответственно первым и вторым сигнальными входами, а выход усилител  - выходом блока автоматической подстройки кратности частот.

Источники информации, прин тые во внимание при экспертизе

1, Патент Великобритании № НЮЗЭО, кл. Н 03 К 5/00, опублик. 1976 (прототип).