JPS5911151B2 - デジタル式対数関数発生装置 - Google Patents
デジタル式対数関数発生装置Info
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- JPS5911151B2 JPS5911151B2 JP49072938A JP7293874A JPS5911151B2 JP S5911151 B2 JPS5911151 B2 JP S5911151B2 JP 49072938 A JP49072938 A JP 49072938A JP 7293874 A JP7293874 A JP 7293874A JP S5911151 B2 JPS5911151 B2 JP S5911151B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
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Description
【発明の詳細な説明】
本発明はデジタル制御による周波数変調を行ない、時間
を変数とする折線近似の対数関数を生ずる、デジタル式
対数関数発生装置に関するものである。
を変数とする折線近似の対数関数を生ずる、デジタル式
対数関数発生装置に関するものである。
従来、この種の対数関数発生装置としては、例えばダイ
オードの電圧−電流特性が対数特性であることを利用し
て、入力電圧と対数関係にある出力電圧を得るアナログ
式のもの、あるいは対数関数の級数展開式によつて近似
的に対数関数を発生させるデジタル式のものがある。
オードの電圧−電流特性が対数特性であることを利用し
て、入力電圧と対数関係にある出力電圧を得るアナログ
式のもの、あるいは対数関数の級数展開式によつて近似
的に対数関数を発生させるデジタル式のものがある。
しかるに、前記アナログ式のものにおいては、ダイオー
ド特性の不均一のため、特性のそろつた対数関数発生装
置が得られにくく、またダイオード特性が温度変化に対
して変わりやすく、得られる対数関数電圧も不安定とな
つてしまうという欠点がある。更に、ディジタル式のも
のでは、展開公式実現のために複雑な演算回路が必要と
なり、かつ、高精度を得るためには回路構成が非常に大
規模、複雑なものとなつてしまうという欠点がある。
ド特性の不均一のため、特性のそろつた対数関数発生装
置が得られにくく、またダイオード特性が温度変化に対
して変わりやすく、得られる対数関数電圧も不安定とな
つてしまうという欠点がある。更に、ディジタル式のも
のでは、展開公式実現のために複雑な演算回路が必要と
なり、かつ、高精度を得るためには回路構成が非常に大
規模、複雑なものとなつてしまうという欠点がある。
本発明は上記諸欠点を解消するもので、入力信号数に比
例した出力電圧を生ずる変換回路と、該変換回路の出力
電圧が一定電圧変わる毎に設定値ｎを変える設定回路と
、一定周波数のクロック信号を前記設定値ｎに応じて周
波数変調して、周期が２ｎに比例して変わる出力信号を
生ずる変調回路とを備え、変調回路からの出力信号を変
換回路の入力信号としてデジタル制御による周波数変調
を行なつて折線近似を行なうことにより、温度変化、素
子の特性の不均一等に対して作動が安定で、簡単な回路
構成で時間を変数とする高精度の対数関数電圧を得るこ
とのできるデジタル式対数関数発生装置を提供すること
を目的とするものである。以下本発明を、添付図面に示
す実施例について説明する。第１図において、１００は
入力信号の周波数に比例した出力電圧を生ずる変換回路
、２００は変換回路１００の出力電圧が一定電圧ＶＯ変
わる毎に設定値ｎを変える設定回路、３００は一定周波
数のクロック信号を前記設定値に対応して周波数変調を
行なう変調回路である。更に、前記各回路の回路構成を
詳述すると、変換回路１００は、８桁の２進出力を有す
る２進カウンタ（ＲＣＡ社、ＣＤ４Ｏ４Ｏ）１と、この
各出力に接続された抵抗値２Ｒの抵抗２ａ゛〜２ｈと、
該各抵抗間に接続された抵抗値Ｒの抵抗と、接地された
抵抗値２Ｒの抵抗２１および係数調整用の可変抵抗４と
から構成してある。設定回路２００は、１０進分周分割
カウンタ（ＲＣＡ社、ＣＤ４Ｏｌ７）５と、前記２進カ
ウンタ１の第５桁出力Ｑ５と１０進分周分割カウンタ５
のクロツク端子ＣＬとの間に接続されたインバータ１４
とから構成してある。変調回路３００はプリセツタブル
可逆カウンタ（モトローラ社、ＭＣｌ４５ｌ６）６ａ，
６ｂと、信号遅延用のＤフリツプフロツプ７とから構成
してあり、前記１０進分周分割カウンタ５の出力は０番
地から順次プリセツタブル可逆カヴンタ６ａ，６ｂのプ
リセツト端子ｐに接続してある。ここで、プリセツタブ
ル可逆カウンタ６ａ，６ｂの計数制御端子（Ｕｐ／ＤＯ
ｗｎ）は接地して、プリセツタブル可逆カウンタ６ａ，
６ｂの計数を逆計数とし、かつ、プリセツタブル可逆カ
ウンタ６ａの分周入力端子Ｃ１を接地し、出力端子ＣＯ
を次段のプリセツタブル可逆カウンタ６ｂの分周入力端
子Ｃｉに接続することにより、プリセツタブル可逆カウ
ンタ６ａ，６ｂをカスケード接続し、８桁で逆計数を行
なうようにしてある。したがつて、１０進分周分割カウ
ンタ５の１０進出力（設定値）がｎであるとすると、プ
リセツタブル可逆カウンタ６ａ，６ｂ（以下単にプリセ
ツタブルカウンタ６と記す。）のプリセツト値は２ｎと
なり、プリセツタブルカウンタ６は、プリセツトされた
後、２ｎ個のクロツク信号が入力されたときにのみ、そ
の出力端子ＣＯに低レベルの信号を生ずることになる。
プリセツタブルカウンタ６の出力端子ＣＯはＤフリツプ
フロツプ７の制御端子Ｄに接続し、さらに、Ｄフリツプ
フロツプ７の反転出力Ｑ端子をプリセツタブルカウンタ
６のプリセツト端子ｐに帰還してある。しかして、プリ
セツタブルカウンタ６が２ｎ個のクロツク信号を計数し
、その出力端子ＣＯに低レベル信号を生じると、Ｄフリ
ップフロップ７は下記クロツク信号に同期して、プリセ
ツタブルカウンタ６ａ，６ｂのプリセツト端子ｐに高レ
ベル信号を印加する。これにより、プリセツタブルカウ
ンタ６は１０進分周分割カウンタ５の出力に現われてい
る設定値ｎを再度プリセツトする。これによつてプリセ
ツタブルカウンタ６の出力端子ＣＯは高レベルとなるか
ら、プリセツトはこの際１回だけ行なわれる。このよう
にして、プリセツタブルカウンタ６は１０進分周分割カ
ウンタ５の設定値ｎに対応する２ｎ個のクロツク信号を
計数しては出力端子ＣＯに低レベル信号を生じるという
作動を繰り返す。８，９，１０はそれぞれ一定周波数の
タロツク信号、設定電圧、トリガ信号を入力するための
端子である。
例した出力電圧を生ずる変換回路と、該変換回路の出力
電圧が一定電圧変わる毎に設定値ｎを変える設定回路と
、一定周波数のクロック信号を前記設定値ｎに応じて周
波数変調して、周期が２ｎに比例して変わる出力信号を
生ずる変調回路とを備え、変調回路からの出力信号を変
換回路の入力信号としてデジタル制御による周波数変調
を行なつて折線近似を行なうことにより、温度変化、素
子の特性の不均一等に対して作動が安定で、簡単な回路
構成で時間を変数とする高精度の対数関数電圧を得るこ
とのできるデジタル式対数関数発生装置を提供すること
を目的とするものである。以下本発明を、添付図面に示
す実施例について説明する。第１図において、１００は
入力信号の周波数に比例した出力電圧を生ずる変換回路
、２００は変換回路１００の出力電圧が一定電圧ＶＯ変
わる毎に設定値ｎを変える設定回路、３００は一定周波
数のクロック信号を前記設定値に対応して周波数変調を
行なう変調回路である。更に、前記各回路の回路構成を
詳述すると、変換回路１００は、８桁の２進出力を有す
る２進カウンタ（ＲＣＡ社、ＣＤ４Ｏ４Ｏ）１と、この
各出力に接続された抵抗値２Ｒの抵抗２ａ゛〜２ｈと、
該各抵抗間に接続された抵抗値Ｒの抵抗と、接地された
抵抗値２Ｒの抵抗２１および係数調整用の可変抵抗４と
から構成してある。設定回路２００は、１０進分周分割
カウンタ（ＲＣＡ社、ＣＤ４Ｏｌ７）５と、前記２進カ
ウンタ１の第５桁出力Ｑ５と１０進分周分割カウンタ５
のクロツク端子ＣＬとの間に接続されたインバータ１４
とから構成してある。変調回路３００はプリセツタブル
可逆カウンタ（モトローラ社、ＭＣｌ４５ｌ６）６ａ，
６ｂと、信号遅延用のＤフリツプフロツプ７とから構成
してあり、前記１０進分周分割カウンタ５の出力は０番
地から順次プリセツタブル可逆カヴンタ６ａ，６ｂのプ
リセツト端子ｐに接続してある。ここで、プリセツタブ
ル可逆カウンタ６ａ，６ｂの計数制御端子（Ｕｐ／ＤＯ
ｗｎ）は接地して、プリセツタブル可逆カウンタ６ａ，
６ｂの計数を逆計数とし、かつ、プリセツタブル可逆カ
ウンタ６ａの分周入力端子Ｃ１を接地し、出力端子ＣＯ
を次段のプリセツタブル可逆カウンタ６ｂの分周入力端
子Ｃｉに接続することにより、プリセツタブル可逆カウ
ンタ６ａ，６ｂをカスケード接続し、８桁で逆計数を行
なうようにしてある。したがつて、１０進分周分割カウ
ンタ５の１０進出力（設定値）がｎであるとすると、プ
リセツタブル可逆カウンタ６ａ，６ｂ（以下単にプリセ
ツタブルカウンタ６と記す。）のプリセツト値は２ｎと
なり、プリセツタブルカウンタ６は、プリセツトされた
後、２ｎ個のクロツク信号が入力されたときにのみ、そ
の出力端子ＣＯに低レベルの信号を生ずることになる。
プリセツタブルカウンタ６の出力端子ＣＯはＤフリツプ
フロツプ７の制御端子Ｄに接続し、さらに、Ｄフリツプ
フロツプ７の反転出力Ｑ端子をプリセツタブルカウンタ
６のプリセツト端子ｐに帰還してある。しかして、プリ
セツタブルカウンタ６が２ｎ個のクロツク信号を計数し
、その出力端子ＣＯに低レベル信号を生じると、Ｄフリ
ップフロップ７は下記クロツク信号に同期して、プリセ
ツタブルカウンタ６ａ，６ｂのプリセツト端子ｐに高レ
ベル信号を印加する。これにより、プリセツタブルカウ
ンタ６は１０進分周分割カウンタ５の出力に現われてい
る設定値ｎを再度プリセツトする。これによつてプリセ
ツタブルカウンタ６の出力端子ＣＯは高レベルとなるか
ら、プリセツトはこの際１回だけ行なわれる。このよう
にして、プリセツタブルカウンタ６は１０進分周分割カ
ウンタ５の設定値ｎに対応する２ｎ個のクロツク信号を
計数しては出力端子ＣＯに低レベル信号を生じるという
作動を繰り返す。８，９，１０はそれぞれ一定周波数の
タロツク信号、設定電圧、トリガ信号を入力するための
端子である。
更に、本実施例においては第１図に示すように、信号遅
延用のＤフリツプフロツプ１１と、比較器１２と、Ｒ−
Ｓフリツプフロツプ１３とを設けて、前記端子９に入力
される設定電圧と対数関係にある時間幅のパルス信号を
得るようにしてある。次に、上記構成において本発明装
置の作動を、第２、第３、第４図を援用して述べる。
延用のＤフリツプフロツプ１１と、比較器１２と、Ｒ−
Ｓフリツプフロツプ１３とを設けて、前記端子９に入力
される設定電圧と対数関係にある時間幅のパルス信号を
得るようにしてある。次に、上記構成において本発明装
置の作動を、第２、第３、第４図を援用して述べる。
いま、端子１０に第２図のＡに示すトリガ信号が入力さ
れると、２進カウンタ１、プリセツタブルカウンタ６、
１０進分周分割カウンタ５はりセツトされ、２進カウン
タ１の各出力Ｑ１・・・Ｑ３）はすべて低レベル（以下
単に論理信号として６０１と記す。）となり、１０進分
周分割カウンタ５はその出力０端子５ａが高レベル（以
下単に論理信号として６１″と記す。）となり設定値０
を生ずる。すなわち、プリセツタブルカウンタ６のプリ
セツト値が１となる。一方、トリガ信号が入力された後
、端子８に入力されている一定周波数のク田ンク信号（
以下単に第１クロツク信号と記し、その周期をτとする
。）の１クロツク時間τ後に、Ｄフリツプフロツプ１１
は反転出力Ｑ端子に゛０”を生じて、Ｒ−Ｓフリツプフ
ロツプ１３をセツトするため、該Ｒ−Ｓフリツプフロツ
プ１３の出力、点Ｇ１は６１″となる。そして、プリセ
ツタブルカウンタは、そのプリセツト値が１であるため
、クロツク入力端子ＣＬに第１クロツク信号が１個人力
されると、その出力端子゛１″から″０１に変わり、Ｄ
フリツプフロツプ７は第１クロツク信号の１クロツク時
間τ後に反転出力Ｑ端子に６１１を生じ、プリセツタブ
ルカウンタはプリセツト値を設定する。しかるに、この
時点では１０進分周分割カウンタ５のクロツク入力端子
ＣＬは″１７となつたままであるため、その出力０端子
５ａが″１″レベルのままで、プリセツタブルカウンタ
６のプリセツト値は１である。したがつて、Ｄフリツプ
フロツプ７が″１２”を生じた後、第１クロツク信号が
１個プリセツタブルカウンタのクロツク入力端子ＣＬに
入ると、その出力端子ＣＯは再び６１１から″０′”に
変わる。このようにして、１０進分周分割カウンタ５が
プリセツタブルカウンタ６のプリセツト値を１に設定し
ている間は、前述のごとく第１７ロツク信号の２個毎に
プリセツタブル可逆カウンタ６から２進カウンタ１にク
ロツク信号（以下単にこのクロツク信号を第２クロツク
信号と記す。）が入力される。すなわち、１０進分周分
割カウンタ５の設定値が１である間は、２進カウンタ１
への第２クロツク信号の周期は２τとなる。２進カウン
タ１にプリセツタブルカウンタ６からの第２クロツク信
号が入る毎に、その出力Ｑ，・・・Ｑ３は第２クロツク
信号数に応じて６１″となり、その１つの出力Ｑ５は第
２クロツク信号が１６個人ると６１″となる。
れると、２進カウンタ１、プリセツタブルカウンタ６、
１０進分周分割カウンタ５はりセツトされ、２進カウン
タ１の各出力Ｑ１・・・Ｑ３）はすべて低レベル（以下
単に論理信号として６０１と記す。）となり、１０進分
周分割カウンタ５はその出力０端子５ａが高レベル（以
下単に論理信号として６１″と記す。）となり設定値０
を生ずる。すなわち、プリセツタブルカウンタ６のプリ
セツト値が１となる。一方、トリガ信号が入力された後
、端子８に入力されている一定周波数のク田ンク信号（
以下単に第１クロツク信号と記し、その周期をτとする
。）の１クロツク時間τ後に、Ｄフリツプフロツプ１１
は反転出力Ｑ端子に゛０”を生じて、Ｒ−Ｓフリツプフ
ロツプ１３をセツトするため、該Ｒ−Ｓフリツプフロツ
プ１３の出力、点Ｇ１は６１″となる。そして、プリセ
ツタブルカウンタは、そのプリセツト値が１であるため
、クロツク入力端子ＣＬに第１クロツク信号が１個人力
されると、その出力端子゛１″から″０１に変わり、Ｄ
フリツプフロツプ７は第１クロツク信号の１クロツク時
間τ後に反転出力Ｑ端子に６１１を生じ、プリセツタブ
ルカウンタはプリセツト値を設定する。しかるに、この
時点では１０進分周分割カウンタ５のクロツク入力端子
ＣＬは″１７となつたままであるため、その出力０端子
５ａが″１″レベルのままで、プリセツタブルカウンタ
６のプリセツト値は１である。したがつて、Ｄフリツプ
フロツプ７が″１２”を生じた後、第１クロツク信号が
１個プリセツタブルカウンタのクロツク入力端子ＣＬに
入ると、その出力端子ＣＯは再び６１１から″０′”に
変わる。このようにして、１０進分周分割カウンタ５が
プリセツタブルカウンタ６のプリセツト値を１に設定し
ている間は、前述のごとく第１７ロツク信号の２個毎に
プリセツタブル可逆カウンタ６から２進カウンタ１にク
ロツク信号（以下単にこのクロツク信号を第２クロツク
信号と記す。）が入力される。すなわち、１０進分周分
割カウンタ５の設定値が１である間は、２進カウンタ１
への第２クロツク信号の周期は２τとなる。２進カウン
タ１にプリセツタブルカウンタ６からの第２クロツク信
号が入る毎に、その出力Ｑ，・・・Ｑ３は第２クロツク
信号数に応じて６１″となり、その１つの出力Ｑ５は第
２クロツク信号が１６個人ると６１″となる。
２進カウタタ１がトリガ信号（第２図のＡ）によつてリ
セツトされた後、第２クロツク信号が入力される毎に、
変換回路１００の出力（抵抗２ｈと可変抵抗４との結節
点）電圧は第３図に示すごとく直線的に増加する階段状
波形となり、時間ｔに比例した出力電圧とみなすことが
できる。
セツトされた後、第２クロツク信号が入力される毎に、
変換回路１００の出力（抵抗２ｈと可変抵抗４との結節
点）電圧は第３図に示すごとく直線的に増加する階段状
波形となり、時間ｔに比例した出力電圧とみなすことが
できる。
そして、２進カウンタ１の出力Ｑ５が″１７となるとイ
ンバータ１４を介して、１０進分周分割カウンタ５のク
ロツク入力端子ＣＬには６０″が入力され、さらに第２
クロツク信号が１６個人力されると１０進分周分割カウ
ンタ５のクロツク入力端子には６１″が入力され、クロ
ツク信号（以下単にこのクロツ（ぅク信号を第３クロツ
ク信号と記す。
ンバータ１４を介して、１０進分周分割カウンタ５のク
ロツク入力端子ＣＬには６０″が入力され、さらに第２
クロツク信号が１６個人力されると１０進分周分割カウ
ンタ５のクロツク入力端子には６１″が入力され、クロ
ツク信号（以下単にこのクロツ（ぅク信号を第３クロツ
ク信号と記す。
）が入力されることになり、１０進分周分割カウンタ５
はその出力１端子５ｂに“１゛を生じてその設定値を２
とする。すなわち、変換回路１００の出力電圧が一定電
圧ＶＯ変わると、設定回路２００はその設定値を変える
のである。プリセツタブルカウンタ６はＤフリツプフロ
ツプ７の反転出力０端子からの第１クロツク信号に同期
した６１″によつて、１０進分周分割カウンタ５の設定
値１に対応したプリセツト値２にプリセツトされた後、
第１クロツク信号が２個人ると、その出力端子ＣＯに６
０゛を生じ、Ｄフリツプフロツプ７は第１クロツク信号
の１個分（時間τ）遅れて反転出力Ｑ端子にフ″Ｆ゛を
生ずる。
はその出力１端子５ｂに“１゛を生じてその設定値を２
とする。すなわち、変換回路１００の出力電圧が一定電
圧ＶＯ変わると、設定回路２００はその設定値を変える
のである。プリセツタブルカウンタ６はＤフリツプフロ
ツプ７の反転出力０端子からの第１クロツク信号に同期
した６１″によつて、１０進分周分割カウンタ５の設定
値１に対応したプリセツト値２にプリセツトされた後、
第１クロツク信号が２個人ると、その出力端子ＣＯに６
０゛を生じ、Ｄフリツプフロツプ７は第１クロツク信号
の１個分（時間τ）遅れて反転出力Ｑ端子にフ″Ｆ゛を
生ずる。
このとき、プリセツタブルカウンタ６は１０進分周分割
カウンタ５の設定値１に対応して２にプリセツトされる
。そして、１０進分周分割カウンタ５の設定値が変わら
ない限り、プリセツタブルカウンタ６およびＤフリツプ
フロツプ７は、前述した同様の作動を繰り返し、２進カ
ウンタ１への第２クロツク信号の周期は３τとなる。す
なわち変換回路１００への第２クロツク信号は変調回路
３００において周波数変調されたことになる。一方、周
期３τの第２クロツク信号が入る毎に、変換回路１００
の出力電圧はＶＯ（ボルト）から徐々に時間ｔに比例し
て上昇し、周期３τの第２クロツク信号が３２個人力さ
れるとその出力電圧は２０（ボルト）となる。なお、出
力電圧がｏから２Ｖ０になるまでの時間は９６τである
ことは明らかである。そして、以下同様に、周波数一電
圧変換回路１００の出力電圧がｏ（ボルト）高くなる毎
に、設定回路１００に第３クロツク信号が入力されるた
め、トリガ信号入力以後、１０進分周分割カウンタ５の
各出力端子５ａ，５ｂ，５ｃという順にそれぞれ第２図
のＢ，Ｃ，Ｄに示すごとぐ１゛レベルが出力される。同
時に、プリセツタブルカウンタ６のプリセツト値は、１
０進分周分割カウンタ５の出力ｎが入れ代わるごとに２
ｎとなるため、プリセツト値は、トリガ信号入力後１，
２，４，８，１６，３２，６４，１２８、の等比数列を
なす。そして、プリセツタブルカウンタ６はプリセツト
値から第１クロツク信号入力にともなつて逆計数し、第
１クロツク信号数とプリセツト値とが一致すると、出力
端子ＣＯに“０１を生ずる。プリセツタブルカウンタ６
が００”を生ずる周期は、プリセツト値が１，２のとき
は前述のごとくそれぞれ２τ，３τであり、一般にプリ
セツト値２ｎに対してその周期は（２ｎ＋１）τとなる
ため、トリガ信号入力後の第２クロツク信号の周期はプ
リセツト値に応じて、２τ，３τ，５τ，９τ，１７τ
，３３τ，６５τ，１２９τなる数列をなし、その周期
は２ｎτずつ変化することになる。設定回路２００にお
ける設定値ｎの切換わりは、１０進分周分割カウンタ５
への第３クロツク信号の立上がりで行なわれるが、第３
クロツク信号は第５桁Ｑ５からインバータ１４を介して
得られるため、２進カウンタ１が第２クロツク信号を３
２個計数するごとに切換えが行なわれることになる。一
方、２進カウンタ１への第２クロツク信号としては、プ
リセツタブルカウンタ６の出力端子ＣＯに生ずる信号を
入力しているため、３２個の第２クロツク信号計数に必
要となる時間は、トリガ信号入力後３２×２τ，３２×
３τ，３２×５τ，３２Ｘ９τ，３２×１７τ，３２×
３３τ，３２×６５τ，３２×１２９τとなり、一般式
は３２τ・（２ｎ＋１）となる。そこで、１０進分周分
割カウンタ５への第３クロツク信号は第２図のＥに示す
ように時間とともにその周期が長くなつていく。すなわ
ち、変換回路１００の出力電圧は設定回路２００からの
設定値が一定である間は、第３図に示したと同様な直線
的に増加する階段状波形となり、その電圧変化分は常に
ＶＯ（ボルト）となつている。しかして、変要回路１０
０の出力電圧Ｖは第２図のＦおよび第４図（第２図のＦ
を拡大した図）に示すように、傾斜が時間ｔの経過と共
に ＶＯ，Ｏ，ｑ９Ｙ９デ Ｑ９Ｙｑ，− ＶＯ，ＶＯと変化する直線状階段波 ３９×らζデ Ｑ９ｙｌ９Ｏ， 形を順次つなぎ合せた電圧となる。
カウンタ５の設定値１に対応して２にプリセツトされる
。そして、１０進分周分割カウンタ５の設定値が変わら
ない限り、プリセツタブルカウンタ６およびＤフリツプ
フロツプ７は、前述した同様の作動を繰り返し、２進カ
ウンタ１への第２クロツク信号の周期は３τとなる。す
なわち変換回路１００への第２クロツク信号は変調回路
３００において周波数変調されたことになる。一方、周
期３τの第２クロツク信号が入る毎に、変換回路１００
の出力電圧はＶＯ（ボルト）から徐々に時間ｔに比例し
て上昇し、周期３τの第２クロツク信号が３２個人力さ
れるとその出力電圧は２０（ボルト）となる。なお、出
力電圧がｏから２Ｖ０になるまでの時間は９６τである
ことは明らかである。そして、以下同様に、周波数一電
圧変換回路１００の出力電圧がｏ（ボルト）高くなる毎
に、設定回路１００に第３クロツク信号が入力されるた
め、トリガ信号入力以後、１０進分周分割カウンタ５の
各出力端子５ａ，５ｂ，５ｃという順にそれぞれ第２図
のＢ，Ｃ，Ｄに示すごとぐ１゛レベルが出力される。同
時に、プリセツタブルカウンタ６のプリセツト値は、１
０進分周分割カウンタ５の出力ｎが入れ代わるごとに２
ｎとなるため、プリセツト値は、トリガ信号入力後１，
２，４，８，１６，３２，６４，１２８、の等比数列を
なす。そして、プリセツタブルカウンタ６はプリセツト
値から第１クロツク信号入力にともなつて逆計数し、第
１クロツク信号数とプリセツト値とが一致すると、出力
端子ＣＯに“０１を生ずる。プリセツタブルカウンタ６
が００”を生ずる周期は、プリセツト値が１，２のとき
は前述のごとくそれぞれ２τ，３τであり、一般にプリ
セツト値２ｎに対してその周期は（２ｎ＋１）τとなる
ため、トリガ信号入力後の第２クロツク信号の周期はプ
リセツト値に応じて、２τ，３τ，５τ，９τ，１７τ
，３３τ，６５τ，１２９τなる数列をなし、その周期
は２ｎτずつ変化することになる。設定回路２００にお
ける設定値ｎの切換わりは、１０進分周分割カウンタ５
への第３クロツク信号の立上がりで行なわれるが、第３
クロツク信号は第５桁Ｑ５からインバータ１４を介して
得られるため、２進カウンタ１が第２クロツク信号を３
２個計数するごとに切換えが行なわれることになる。一
方、２進カウンタ１への第２クロツク信号としては、プ
リセツタブルカウンタ６の出力端子ＣＯに生ずる信号を
入力しているため、３２個の第２クロツク信号計数に必
要となる時間は、トリガ信号入力後３２×２τ，３２×
３τ，３２×５τ，３２Ｘ９τ，３２×１７τ，３２×
３３τ，３２×６５τ，３２×１２９τとなり、一般式
は３２τ・（２ｎ＋１）となる。そこで、１０進分周分
割カウンタ５への第３クロツク信号は第２図のＥに示す
ように時間とともにその周期が長くなつていく。すなわ
ち、変換回路１００の出力電圧は設定回路２００からの
設定値が一定である間は、第３図に示したと同様な直線
的に増加する階段状波形となり、その電圧変化分は常に
ＶＯ（ボルト）となつている。しかして、変要回路１０
０の出力電圧Ｖは第２図のＦおよび第４図（第２図のＦ
を拡大した図）に示すように、傾斜が時間ｔの経過と共
に ＶＯ，Ｏ，ｑ９Ｙ９デ Ｑ９Ｙｑ，− ＶＯ，ＶＯと変化する直線状階段波 ３９×らζデ Ｑ９ｙｌ９Ｏ， 形を順次つなぎ合せた電圧となる。
いま時間を量子化して考えるために、定数Ａを導入して
＝１０ｇ２ｔ／Ａとすると、ＶがＮＶＯから（ｎ＋１）
ＶＯへー定値Ｏだけ増加するに要する時間は、となる。
＝１０ｇ２ｔ／Ａとすると、ＶがＮＶＯから（ｎ＋１）
ＶＯへー定値Ｏだけ増加するに要する時間は、となる。
一方、第２クロツク信号を３２個計数するのに必要な時
間は、前述したように３２τ・（２ｎ＋１）であり、変
換回路１００の一定電圧。
間は、前述したように３２τ・（２ｎ＋１）であり、変
換回路１００の一定電圧。
変化毎に、その時間は３２τを定数項として３２τ・２
ｎずつ増加することになる。なおこの増加分は前式（１
）において、Ａ＝３２τ，ＶＯ＝１と置換したものであ
ることが判明する。この場合、Ｖの増加とともに増加分
３２τ・２ｎのみが増加し、３２個の第２クロツク信号
を計数するに必要な時間に占める定数項３２τは無視さ
れるほど小さくなる。
ｎずつ増加することになる。なおこの増加分は前式（１
）において、Ａ＝３２τ，ＶＯ＝１と置換したものであ
ることが判明する。この場合、Ｖの増加とともに増加分
３２τ・２ｎのみが増加し、３２個の第２クロツク信号
を計数するに必要な時間に占める定数項３２τは無視さ
れるほど小さくなる。
したがつて、変換回路１００の出力電圧の折線波形は、
近似的に＝１０ｇ２ｔ／Ａをあられすものとなる。
近似的に＝１０ｇ２ｔ／Ａをあられすものとなる。
しかして、この折線波形を一般化して表すに、回路上の
誤差時間（トリカー信号と第１クロツク信号とのずれな
ど）をｔ１←定）、変換回路１００のオフセツト電圧を
Ｖ１←定）、ゲイン（可変抵抗４によつて調整可能）を
Ｋとすると、折線波形は一般式、で表される関数曲線に
近似したものということができる。以上のようにして得
られた第２図のＦに示す折線近似の対数関数電圧は、比
較器１２の反転入力端子（へ）へ入力され、比較器１２
の非反転入力端子…には端子９を介して設定電圧ｓを入
力しておけば、トリガ信号入力後、変換回路１００の出
力電圧Ｖが第２図のＦに示すごとく除々に増加し、Ｖ≧
Ｖｓとなつた時点で、比較器１２の出力は６１″から６
０″へ反転するため、Ｒ−Ｓフリツプフロツプ１３はり
セツトされる。
誤差時間（トリカー信号と第１クロツク信号とのずれな
ど）をｔ１←定）、変換回路１００のオフセツト電圧を
Ｖ１←定）、ゲイン（可変抵抗４によつて調整可能）を
Ｋとすると、折線波形は一般式、で表される関数曲線に
近似したものということができる。以上のようにして得
られた第２図のＦに示す折線近似の対数関数電圧は、比
較器１２の反転入力端子（へ）へ入力され、比較器１２
の非反転入力端子…には端子９を介して設定電圧ｓを入
力しておけば、トリガ信号入力後、変換回路１００の出
力電圧Ｖが第２図のＦに示すごとく除々に増加し、Ｖ≧
Ｖｓとなつた時点で、比較器１２の出力は６１″から６
０″へ反転するため、Ｒ−Ｓフリツプフロツプ１３はり
セツトされる。
そこで、Ｒ一Ｓフリツプフロツプ１３の出力、点Ｇ１に
は第２図のＧに示すような時間幅τＱのパルス信号が出
力される。この時τＱとｓとの間には近似的にＶｓ＝Ｋ
ｌＯｇ（τＱ＋ｔ１）＋Ｖ１なる対数関係があるわけで
ある。ここで、Ｒ−Ｓフリツプフロツプ１３を用いてあ
るのは２進カウンタ１へのクロツク周波数が高くなると
、２進カウンター１の信号伝播時間が無視できなくなり
、変換回路１００の出力に生ずる第３図に示す階段状波
電圧には、細いパルス状のノイズが発生して比較器１２
の出力にチヤタリング現象を引きおこすのを防止するた
めである。このチヤタリング現象は比較器１２の出力に
Ｒ−Ｓフリツプフロツプ１３を接続することにより１度
比較器１２の出力が“１゛から“Ｏ゛に落ちた後は、次
のトリガ信号がＲ−Ｓフリツプフロツプ１３のセツト入
力に加えられるまでＲ−Ｓフリツプフロツプ１３の出力
を６０゛に保つことによつて取り除くことができるので
ある。なお、以上述べた実施例において、クロツク信号
周波数を２０９７，１５２ＫＨｚ１２進カウンタ１の電
源電圧６（ボルト）とした時、４（Ｍｓ）〉τＱ〉１５
０（μｓ）の範囲で計算値との近似誤差は±４％以下と
なり、きわめて高精度な時間を変数とする対数関数電圧
が得られることが判明した。なお、２進カウンタ１の電
源電圧が上記以外の値に変わることにより、折線波形の
各時点の電圧、従つて前述のＶＯの値が変わることは自
明である。ところで、上述の実施例では、対数関数電圧
を８本の直線状階段波電圧によつて近似しているが、２
進カウンタ１、１０進分周分割カウンタ５、プリセツタ
ブルカウンタ一５の桁数を増すことにより、さらに多数
の区分を持つた高精度の折れ線近似の対数関数電圧を得
ることが可能となる。
は第２図のＧに示すような時間幅τＱのパルス信号が出
力される。この時τＱとｓとの間には近似的にＶｓ＝Ｋ
ｌＯｇ（τＱ＋ｔ１）＋Ｖ１なる対数関係があるわけで
ある。ここで、Ｒ−Ｓフリツプフロツプ１３を用いてあ
るのは２進カウンタ１へのクロツク周波数が高くなると
、２進カウンター１の信号伝播時間が無視できなくなり
、変換回路１００の出力に生ずる第３図に示す階段状波
電圧には、細いパルス状のノイズが発生して比較器１２
の出力にチヤタリング現象を引きおこすのを防止するた
めである。このチヤタリング現象は比較器１２の出力に
Ｒ−Ｓフリツプフロツプ１３を接続することにより１度
比較器１２の出力が“１゛から“Ｏ゛に落ちた後は、次
のトリガ信号がＲ−Ｓフリツプフロツプ１３のセツト入
力に加えられるまでＲ−Ｓフリツプフロツプ１３の出力
を６０゛に保つことによつて取り除くことができるので
ある。なお、以上述べた実施例において、クロツク信号
周波数を２０９７，１５２ＫＨｚ１２進カウンタ１の電
源電圧６（ボルト）とした時、４（Ｍｓ）〉τＱ〉１５
０（μｓ）の範囲で計算値との近似誤差は±４％以下と
なり、きわめて高精度な時間を変数とする対数関数電圧
が得られることが判明した。なお、２進カウンタ１の電
源電圧が上記以外の値に変わることにより、折線波形の
各時点の電圧、従つて前述のＶＯの値が変わることは自
明である。ところで、上述の実施例では、対数関数電圧
を８本の直線状階段波電圧によつて近似しているが、２
進カウンタ１、１０進分周分割カウンタ５、プリセツタ
ブルカウンタ一５の桁数を増すことにより、さらに多数
の区分を持つた高精度の折れ線近似の対数関数電圧を得
ることが可能となる。
更に、２進カウンタ１の各出力ＱｌＱ２・・・・・・Ｑ
６にインバーターを挿入することにより、時間を変数と
して対数的に減少する関数電圧、すなわち、Ｖ＝−Ｋｌ
Ｏｇ２（τＱ＋ｔ１）＋Ｖ１なる関数電圧を得ることも
可能となる。更に、プリセツタブルカウンタ６への第１
クロツク信号と信号遅延用のＤフリツプフロツプ７，１
１へのクロツク信号を同一信号としているが、それぞれ
異なる周波数のクロツク信号でも本発明装置は実現可能
であり、それぞれの周波数関係を変えることにより、前
記近似関数Ｖ＝ＫｌＯｇ２（ｔ＋ｔ１）＋Ｖ１の定数ｔ
１及びＶ１を調整することができる。
６にインバーターを挿入することにより、時間を変数と
して対数的に減少する関数電圧、すなわち、Ｖ＝−Ｋｌ
Ｏｇ２（τＱ＋ｔ１）＋Ｖ１なる関数電圧を得ることも
可能となる。更に、プリセツタブルカウンタ６への第１
クロツク信号と信号遅延用のＤフリツプフロツプ７，１
１へのクロツク信号を同一信号としているが、それぞれ
異なる周波数のクロツク信号でも本発明装置は実現可能
であり、それぞれの周波数関係を変えることにより、前
記近似関数Ｖ＝ＫｌＯｇ２（ｔ＋ｔ１）＋Ｖ１の定数ｔ
１及びＶ１を調整することができる。
この場合、プリセツタブルカウンタ６への第１クロツク
信号の周期をＤフリツプフロツプ７，１１へのクロツク
信号の周期に対して十分大きくとれば、−＝ＫｌＯｇ２
ｔなる関数の実現が可能となることは明白である。以上
の実施例において、周波数一電圧変換回路１００の悌子
型抵抗網を構成する抵抗群の相対的な精度は必要とされ
るが、その絶体値はさほど問題ではなく、その出力電圧
は２進カウンター１の電源電圧のみに依存することにな
り、素子のバラツキの影響を非常に少なくすることがで
きる。
信号の周期をＤフリツプフロツプ７，１１へのクロツク
信号の周期に対して十分大きくとれば、−＝ＫｌＯｇ２
ｔなる関数の実現が可能となることは明白である。以上
の実施例において、周波数一電圧変換回路１００の悌子
型抵抗網を構成する抵抗群の相対的な精度は必要とされ
るが、その絶体値はさほど問題ではなく、その出力電圧
は２進カウンター１の電源電圧のみに依存することにな
り、素子のバラツキの影響を非常に少なくすることがで
きる。
同様に個々の抵抗の温度特性も互いに相殺される方向に
あるため、温度変化による装置全体の不安定性も解消す
ることが可能となる。また階段波電圧の傾斜を変えるた
め２進カウンタ１への第２ク田ンク信号の周波数を制御
しているわけであるが、この匍脚は、１０進分周分割カ
ウンタ５、プリセツタブルカウンタ６および信号遅延用
のＤフリツプフロツプ７のみで周波数変調を行なつてお
り、極めて回路を簡略化することができる。
あるため、温度変化による装置全体の不安定性も解消す
ることが可能となる。また階段波電圧の傾斜を変えるた
め２進カウンタ１への第２ク田ンク信号の周波数を制御
しているわけであるが、この匍脚は、１０進分周分割カ
ウンタ５、プリセツタブルカウンタ６および信号遅延用
のＤフリツプフロツプ７のみで周波数変調を行なつてお
り、極めて回路を簡略化することができる。
さらに、時間幅τＱのパルス信号を容易に得ることがで
きるため、その時間τＱ内に何個のクロツク信号が入つ
たかを計数するといつた操作により、容易に出力時間幅
τＱに比例したクロツク信号を得ることも可能となり、
本発明装置は、アナログ−デジタル変換器的な機能を有
するものとすることができる。
きるため、その時間τＱ内に何個のクロツク信号が入つ
たかを計数するといつた操作により、容易に出力時間幅
τＱに比例したクロツク信号を得ることも可能となり、
本発明装置は、アナログ−デジタル変換器的な機能を有
するものとすることができる。
以上述べたように、本発明においては、入力信号を計数
してその計数した値に比例した出力電圧を発生すると共
に、この出力電圧が予じめ決められた一定電圧ｏだけ変
化する毎に検出信号を発生する変換回路と、この変換回
路からの前記検出信号を計数して前記検出信号の発生数
に応じた設定値ｎを形成する設定回路と、一定周波数の
クロツク信号を前記設定値ｎに対応して周波数変調して
、前記設定値ｎが変わる毎に、周期が２ｎに比例して等
比級数状に変化する出力信号を生ずる変調回路とを備え
、変調回路からの出力信号を周波数一電圧変換回路の入
力信号として。
してその計数した値に比例した出力電圧を発生すると共
に、この出力電圧が予じめ決められた一定電圧ｏだけ変
化する毎に検出信号を発生する変換回路と、この変換回
路からの前記検出信号を計数して前記検出信号の発生数
に応じた設定値ｎを形成する設定回路と、一定周波数の
クロツク信号を前記設定値ｎに対応して周波数変調して
、前記設定値ｎが変わる毎に、周期が２ｎに比例して等
比級数状に変化する出力信号を生ずる変調回路とを備え
、変調回路からの出力信号を周波数一電圧変換回路の入
力信号として。
デジタル制御による周波数変調を行なつて折線近似を行
なうようにしてあるから、温度変化、素子の特性の不均
一等に対して作動が安定で、簡単な回路構成で時間を変
数とする高精度の対数関数電圧を得ることができるとい
う優れた効果が得られる。
なうようにしてあるから、温度変化、素子の特性の不均
一等に対して作動が安定で、簡単な回路構成で時間を変
数とする高精度の対数関数電圧を得ることができるとい
う優れた効果が得られる。
第１図は本発明の実施例を示す電気結線図、第２図、第
３図、第４図はいずれも本発明の作動説明に供する各部
信号波形図である。
３図、第４図はいずれも本発明の作動説明に供する各部
信号波形図である。
Claims (1)
- １ 入力信号を計数してその計数した値に比例した出力
電圧を発生すると共に、この出力電圧が予め決められた
一定電圧だけ変化する毎に検出信号を発生する変換回路
と、この変換回路からの前記検出信号を計数して前記検
出信号の発生数に応じた設定値ｎを計数する設定回路と
、一定周波数のクロック信号を前記設定値ｎに対応して
周波数変調して、前記設定値ｎが変わる毎に、周期が２
ｎに比例して等比級数状に変化する出力信号を生じる変
調回路とを備え、前記変換回路は前記変調回路からの出
力信号を入力信号として計数して、時間を変数とする折
線近似の対数関数の出力電圧を生じることを特徴とする
デジタル式対数関数発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49072938A JPS5911151B2 (ja) | 1974-06-25 | 1974-06-25 | デジタル式対数関数発生装置 |
| US05/581,886 US3988600A (en) | 1974-06-25 | 1975-05-29 | Digital logarithmic function generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49072938A JPS5911151B2 (ja) | 1974-06-25 | 1974-06-25 | デジタル式対数関数発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS513150A JPS513150A (ja) | 1976-01-12 |
| JPS5911151B2 true JPS5911151B2 (ja) | 1984-03-13 |
Family
ID=13503796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49072938A Expired JPS5911151B2 (ja) | 1974-06-25 | 1974-06-25 | デジタル式対数関数発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US3988600A (ja) |
| JP (1) | JPS5911151B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4089060A (en) * | 1976-10-15 | 1978-05-09 | Mitchell Donald K | Digital logarithmic apparatus |
| US4293917A (en) * | 1979-11-28 | 1981-10-06 | Stanford Associates, Inc. | Non-linear function generator |
| US4700319A (en) * | 1985-06-06 | 1987-10-13 | The United States Of America As Represented By The Secretary Of The Air Force | Arithmetic pipeline for image processing |
| US7606850B2 (en) * | 2005-03-30 | 2009-10-20 | Lockheed Martin Corporation | Method and apparatus for providing a base-2 logarithm approximation to a binary number |
| CN104035746B (zh) * | 2014-06-06 | 2017-02-15 | 中国科学院长春光学精密机械与物理研究所 | 简易对数变化电压发生电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3402285A (en) * | 1964-09-22 | 1968-09-17 | Wang Laboratories | Calculating apparatus |
| US3436533A (en) * | 1965-11-29 | 1969-04-01 | Us Navy | Digital log computer |
| US3654450A (en) * | 1970-04-03 | 1972-04-04 | Joseph A Webb | Digital signal generator synthesizer |
| US3698631A (en) * | 1970-11-19 | 1972-10-17 | Bell Telephone Labor Inc | Apparatus for generating a logarithmically related series of digitally coded signal quantities |
| US3866024A (en) * | 1973-10-23 | 1975-02-11 | Scope Inc | Digital log-time generator |
-
1974
- 1974-06-25 JP JP49072938A patent/JPS5911151B2/ja not_active Expired
-
1975
- 1975-05-29 US US05/581,886 patent/US3988600A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS513150A (ja) | 1976-01-12 |
| US3988600A (en) | 1976-10-26 |
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