JPH05152938A - カウンタ回路 - Google Patents

カウンタ回路

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Publication number
JPH05152938A
JPH05152938A JP3311205A JP31120591A JPH05152938A JP H05152938 A JPH05152938 A JP H05152938A JP 3311205 A JP3311205 A JP 3311205A JP 31120591 A JP31120591 A JP 31120591A JP H05152938 A JPH05152938 A JP H05152938A
Authority
JP
Japan
Prior art keywords
counter
frequency
count
ring
programmable
Prior art date
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Pending
Application number
JP3311205A
Other languages
English (en)
Inventor
Shigemi Sunai
重己 簾内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Yamagata Ltd
Original Assignee
NEC Yamagata Ltd
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Filing date
Publication date
Application filed by NEC Yamagata Ltd filed Critical NEC Yamagata Ltd
Priority to JP3311205A priority Critical patent/JPH05152938A/ja
Priority to US07/982,624 priority patent/US5373542A/en
Publication of JPH05152938A publication Critical patent/JPH05152938A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G04—HOROLOGY
    • G04G—ELECTRONIC TIME-PIECES
    • G04G3/00—Producing timing pulses
    • G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【目的】リングカウンタと、プログラム可能なアップカ
ウンタで構成されるカウンタで任意の目標周波数を作り
出す場合、特定のカウント値でプログラム数を変化させ
て補正し、より正確な目標周波数を作り出す。 【構成】Ｄ型フリップフロップＦ０〜Ｆ５で構成される
カウンタは６ビットリングカウンタ，Ｄ型フリップフロ
ップＦ６〜Ｆ１０で構成されるカウンタはプログラム可
能な５ビットアップカウンタである。カウントパルス
（ＣＰ）周波数が一定であり、ある特定の目標周波数を
作り出そうとする場合、リングカウンタのある特定のカ
ウント値を検出するゲートＧ０を有し、通常時のカウン
ト値と、リングカウンタのある特定のカウント値の場合
のカウント値をプログラム数を変えることによって変化
させ、より目標周波数に近づけることを可能にした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、カウンタ回路に関し、
特にリングカウンタの周波数補正に関する。
【０００２】
【従来の技術】従来のカウンタは、図３に示すように、
リングカウンタとプログラムできるカウンタを使用し、
目標とする周波数を作り出すために、クロックパルス
（ＣＰ）周波数から目標周波数を除算し、さらにリング
カウンタの最大カウント数で除算した整数値分のカウン
トをできるようにプログラム可能なカウンタにプログラ
ムする。たとえば、クロックパルス（ＣＰ）＝２００Ｋ
Ｈｚで目標周波数７８０Ｈｚを作り出そうとした場合、
図３のように６段のリングカウンタで実現しようとする
と、 カウント数＝（２００Ｈｚ／７８０Ｈｚ）／１２≒２１．３６ であり、ここでカウント数を２１とした場合 目標周波数＝１／（（１／２００ＫＨｚ）×２１×１２）≒７９４Ｈｚ（誤差 １．８％） もし、カウント数を２２とした場合 目標周波数＝１／（（１／２００Ｈｚ）×２２×１２）≒７５８Ｈｚ（誤差２ ．８％） となり、入力（Ｉ０〜Ｉ４）に、カウント数が２１とな
るようにデータを与えて、誤差、約１．８％のカウンタ
を作り出していた。
【０００３】次に、図４のタイミングチャートで従来の
カウンタの動作を説明する。
【０００４】カウント数が「２１」となるためには、入
力（Ｉ０〜Ｉ４）へ（１０１０１）を与える。図３に示
すように、出力Ｐ０〜Ｐ４は、５ビットアップカウンタ
として働き「２１」をカウントしたら、アップカウンタ
自身にリセットをかけ、また、カウントを繰り返す。こ
の出力Ｆ１１が、最大カウント数１２の６ビットカウン
タのカウントパルス（ＣＰ）の入力となり、目標周波数
７８０Ｈｚに対して、７９４Ｈｚのカウンタとなってい
た。
【０００５】
【発明が解決しようとする課題】この従来のリングカウ
ンタ，（ポリノミアルカウンタ）では、リングカウンタ
（ポリノミアルカウンタ）の段数（ビット数）が一定
で、カウントパルス（ＣＰ）も一定の場合、目標周波数
に対して誤差が大きすぎる問題があった。
【０００６】
【課題を解決するための手段】本発明のカウンタは、プ
ログラム可能なカウンタと、リングカウンタと一致回路
を有し、ある特定のカウント数になったときにプログラ
ム数を変化させ周波数値を補正する機能を有している。
【０００７】
【実施例】次に本発明について、図面を参照して説明す
る。図１は本発明の一実施例の回路図、図２はそのタイ
ミングチャートである。
【０００８】Ｄ型フリップフロップＦ０〜Ｆ５で構成さ
れるカウンタは、６ビットリングカウンタであり、最大
カウント数１２である、Ｄ型フリップフロップＦ６〜Ｆ
１０で構成されるカウンタがプログラム可能な５ビット
アップカウンタであり、最大カウント数は「３１」であ
り「３１」以下の任意の値を入力Ｉ０〜Ｉ４にプログラ
ムすることにより、設定できる。Ｇ０は６ビットカウン
タの特定周波数を選び出す選出ゲートである。ここでは
１２コードの中の２コード（０００００１，１１１１１
０）を選出する。６ビットカウンタの１２コードの内、
この２コードでプログラム可能な５ビットアップカウン
タのプログラム数を変えることができ、目標周波数によ
り近づけるため補正を行う。
【０００９】ここで、従来例と同じように、カウントパ
ルス（ＣＰ）＝２００ＫＨｚ、目標周波７８０Ｈｚを作
り出そうとした場合 カウント数Ｔ1 （通常次）＝（２００ＫＨｚ／７８０Ｈｚ）／１２≒２１．３ ６でありＴ1 ＝２１ カウント数Ｔ2 （補正時）＝（（２００ＫＨｚ／７８０Ｈｚ）−Ｔ1 ×１０） ／２≒２３．２０でありＴ2 ＝２３ つまり、通常時（Ｔ1 ）カウント数２１，補正時
（Ｔ2 ）カウント数２３とすると目標周波数＝１／
（（１／２００ＫＨｚ）×２１×１０＋（１／２００Ｋ
Ｈｚ）×２３×２）≒７８１ （誤差０．１３％）とな
る。
【００１０】通常時、入力（Ｉ０〜Ｉ４）にそれぞれ
（１０１０１）を設定しカウント数２１のアップカウン
タとし、補正時入力（Ｉ０′〜Ｉ４′）にそれぞれ（１
０１１１）を設定しカウント数２３のアップカウンタと
して動作させる。そのアップカウンタのタイミングチャ
ートを図２に示す。
【００１１】
【発明の効果】以上説明したように、本発明は、あるカ
ウント値になったとき一致回路によりそれを検出し、プ
ログラムできるカウンタでプログラム数を変え、周波数
を補正できるので、目標の周波数に対してより正確なカ
ウンタを作ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図。
【図２】本発明の一実施例のタイミングチャート図。
【図３】従来技術の回路図。
【図４】従来技術のタイミングチャート図。
【符号の説明】
Ｆ０〜Ｆ１１ Ｄ型フリップフロップ Ｇ０ コード検出ゲート Ｇ１ 一致検出ゲート（ＮＡＮＤゲート） Ｇ２〜Ｇ６ ｅｘｃｌｕｓｉｖｅ ＯＲゲート Ｇ７〜Ｇ１１ セレクタゲート Ｉ０〜Ｉ４ プログラム入力（通常時） Ｉ０′〜Ｉ４′ プログラム入力（補正時） Ｐ０〜Ｐ４ アップカウンタ出力 Ｑ０〜Ｑ５ リングカウンタ出力 ＩＶ１ インバータゲート

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 プログラム数でカウント数が変化できる
    カウンタとその出力をクロックパルス（ＣＰ）とするリ
    ングカウンタと該リングカウンタのカウント値と予め設
    定した値を比較するための一致回路を備え、その一致回
    路の出力によって、プログラム数を変化させることを特
    徴とするカウンタ回路。
JP3311205A 1991-11-27 1991-11-27 カウンタ回路 Pending JPH05152938A (ja)

Priority Applications (2)

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JP3311205A JPH05152938A (ja) 1991-11-27 1991-11-27 カウンタ回路
US07/982,624 US5373542A (en) 1991-11-27 1992-11-27 Counter circuit capable of generating adjustable precise desired frequency

Applications Claiming Priority (1)

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JP3311205A JPH05152938A (ja) 1991-11-27 1991-11-27 カウンタ回路

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JPH05152938A true JPH05152938A (ja) 1993-06-18

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ID=18014370

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JP (1) JPH05152938A (ja)

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US5373542A (en) 1994-12-13

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A02 Decision of refusal

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Effective date: 19980714