JPS647350B2 - - Google Patents
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- Publication number
- JPS647350B2 JPS647350B2 JP7739980A JP7739980A JPS647350B2 JP S647350 B2 JPS647350 B2 JP S647350B2 JP 7739980 A JP7739980 A JP 7739980A JP 7739980 A JP7739980 A JP 7739980A JP S647350 B2 JPS647350 B2 JP S647350B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- frequency
- integer
- frequency value
- Prior art date
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- 230000010355 oscillation Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
- G04G3/022—Circuits for deriving low frequency timing pulses from pulses of higher frequency the desired number of pulses per unit of time being obtained by adding to or substracting from a pulse train one or more pulses
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は、任意の周波数信号により、該周波数
値を整数で除すことにより得られない周波数値を
有する信号を近似形成する電子回路に関するもの
である。
値を整数で除すことにより得られない周波数値を
有する信号を近似形成する電子回路に関するもの
である。
従来は、時計標準源としての発振回路からの出
力信号を分周することでは得られない、例えば
100Hzとか10Hzは専用の計数回路を設けて形成し
ていた。
力信号を分周することでは得られない、例えば
100Hzとか10Hzは専用の計数回路を設けて形成し
ていた。
しかし、専用の計数回路を設けるため複雑で高
価な回路構成となり、低価格な時計等へは適用で
きないものであつた。
価な回路構成となり、低価格な時計等へは適用で
きないものであつた。
本発明の主な目的は、上記の信号を近似形成す
る簡便な電子回路を提供することにある。
る簡便な電子回路を提供することにある。
本発明の一実施例に従つて詳細に説明すると、
第１図は、分周器からの256Hz信号により100Hzと
10Hzの近似信号をBCDコードで出力する電子回
路である。
第１図は、分周器からの256Hz信号により100Hzと
10Hzの近似信号をBCDコードで出力する電子回
路である。
ここで、本発明でいう第１周波数値を持つ第１
周波数信号は、例えば本実施例の256Hz信号に相
当し、本発明でいう第２周波数値を近似的に持つ
第２周波数信号は、例えば本実施例の100Hzの近
似信号に相当する。
周波数信号は、例えば本実施例の256Hz信号に相
当し、本発明でいう第２周波数値を近似的に持つ
第２周波数信号は、例えば本実施例の100Hzの近
似信号に相当する。
さらに、本発明でいう第１周波数値を第２周波
数値で除したときの商に最も近い２つの第１整数
と第２整数は、それぞれ例えば本実施例の整数３
と整数２に相当する。
数値で除したときの商に最も近い２つの第１整数
と第２整数は、それぞれ例えば本実施例の整数３
と整数２に相当する。
また、本実施例を示す第１図中の１，２，３，
４，５，６，７，８，９，１０は、論理レベルＨ
（以後、省略しＨ、同様に論理レベルＬをＬと書
く。）でリセツトがかかり、クロツクがＨでデー
タが書き込まれ、クロツクがＬでＱに出力される
１／２分周回路、１１，１２，１３，１４，１５，
１６，１７，１８，１９，２０，２１，２２，２
３，２４はNOT回路、２５，２６，２７はOR回
路、２８，２９，３０，３１，３２はAND回路、
３３，３４，３５，３６，３７，３８，３９は
NOR回路、４０，４１，４２はNAND回路であ
る。S1〜S25は回路各部の信号である。第２図は
第１図回路各部の信号波形のタイミングチヤート
である。各信号の符号は第１図と共通とする。第
１図において、S1は分周器からの256Hz信号、S22
はＨでS1が回路へ入力することを禁止する信号、
S23はＬで回路全体をリセツトする信号である。
今、S22がＬになると、S2はS1と同じになり、１
へ入力する。S2，S1がＨからＬになると、S3はＬ
からＨになる。S3がＨからＬになると、S4はＬか
らＨになる。次にS3がＬからＨになり、S4はＨの
ままである。このときS5はＨからＬとなり、１と
２の分周回路がリセツトされる。これにより、S3
はＬからＨになれずにＬのままであり、S4はＨの
ままではなくＬになり、１及び２の1/2分周回路
がリセツトさるのである。これまでの動作により
S1の256Hzの３周期分、つまり本発明でいう第１
整数の一例を示す整数３が計数されたことにな
る。これは、第１図に示すＡの第１整数計数回路
の動作の説明に相当するものである。次にS2，S1
はＨになり、S5がＨとなつて、リセツトは解除さ
れる。S6，S7，S8，S9は100Hz近似のBCDコード
信号のインバートしたものである。つまり、第１
図及び第２図におけるS14，S15，S16及びS17はそ
れぞれS6，S7，S8及びS9と同じものである。S10，
S11，S12，S13は10Hz近似のBCDコード信号のイ
ンバートしたものである。S5がＬになると３の出
力S6はＨからＬ（S14はＬからＨ）になる。今、説
明の都合上、AND回路３０の出力を常にＬとし
て考える。S3がＨになり、ＨからＬになると、S4
がＨになる。今度はS6がＬ（S14がＨ）のためS5は
ＨからＬとなり、１，２がリセツトされる。同時
に、S6はＨ（S14はＬ）となり、S7はＨからＬ（S15
はＬからＨ）となる。同様に、S2，S1によつてリ
セツトは解除される。この時、分周回路１，２，
３は初期状態に戻ることになる。これにより、先
の第１図に示すＡの第１整数計数回路の動作後
に、S1の256Hzの２周期分、つまり本発明でいう
第２整数の一例を示す整数２が計数されたことに
なる。これは、第１図に示すＢの第２整数計数回
路の動作の説明に相当するものである。そして、
これらの第１整数計数回路Ａ及び第２整数計数回
路Ｂのそれぞれ１回の動作を１サイクルとし、５
サイクルくり返すと、第１図に示すＤのコード信
号出力回路に基づいて100Hz近似のBCDコード
S14，S15，S16，S17が形成される。さらに、３
１，３７にS7，S8，S9が入力することにより、
BCDコード（1010）を検出し、S24がＬになり、
３，４，５，６をリセツトする。次にS5がＨにな
ることにより、リセツトは解除される。このよう
にして、S5の信号が示すように256Hzの近似信号
を得ることが出来る。また分周回路７，８，９，
１０にS9が入力、３２，３９にS11，S12，S13が
入力しBCDコード（1010）を検出し、S25がＬに
なり、７，８，９，１０をリセツトする。まつた
く同様にして、10Hz近似のBCDコードS18，S19，
S20，S21が形成される。
４，５，６，７，８，９，１０は、論理レベルＨ
（以後、省略しＨ、同様に論理レベルＬをＬと書
く。）でリセツトがかかり、クロツクがＨでデー
タが書き込まれ、クロツクがＬでＱに出力される
１／２分周回路、１１，１２，１３，１４，１５，
１６，１７，１８，１９，２０，２１，２２，２
３，２４はNOT回路、２５，２６，２７はOR回
路、２８，２９，３０，３１，３２はAND回路、
３３，３４，３５，３６，３７，３８，３９は
NOR回路、４０，４１，４２はNAND回路であ
る。S1〜S25は回路各部の信号である。第２図は
第１図回路各部の信号波形のタイミングチヤート
である。各信号の符号は第１図と共通とする。第
１図において、S1は分周器からの256Hz信号、S22
はＨでS1が回路へ入力することを禁止する信号、
S23はＬで回路全体をリセツトする信号である。
今、S22がＬになると、S2はS1と同じになり、１
へ入力する。S2，S1がＨからＬになると、S3はＬ
からＨになる。S3がＨからＬになると、S4はＬか
らＨになる。次にS3がＬからＨになり、S4はＨの
ままである。このときS5はＨからＬとなり、１と
２の分周回路がリセツトされる。これにより、S3
はＬからＨになれずにＬのままであり、S4はＨの
ままではなくＬになり、１及び２の1/2分周回路
がリセツトさるのである。これまでの動作により
S1の256Hzの３周期分、つまり本発明でいう第１
整数の一例を示す整数３が計数されたことにな
る。これは、第１図に示すＡの第１整数計数回路
の動作の説明に相当するものである。次にS2，S1
はＨになり、S5がＨとなつて、リセツトは解除さ
れる。S6，S7，S8，S9は100Hz近似のBCDコード
信号のインバートしたものである。つまり、第１
図及び第２図におけるS14，S15，S16及びS17はそ
れぞれS6，S7，S8及びS9と同じものである。S10，
S11，S12，S13は10Hz近似のBCDコード信号のイ
ンバートしたものである。S5がＬになると３の出
力S6はＨからＬ（S14はＬからＨ）になる。今、説
明の都合上、AND回路３０の出力を常にＬとし
て考える。S3がＨになり、ＨからＬになると、S4
がＨになる。今度はS6がＬ（S14がＨ）のためS5は
ＨからＬとなり、１，２がリセツトされる。同時
に、S6はＨ（S14はＬ）となり、S7はＨからＬ（S15
はＬからＨ）となる。同様に、S2，S1によつてリ
セツトは解除される。この時、分周回路１，２，
３は初期状態に戻ることになる。これにより、先
の第１図に示すＡの第１整数計数回路の動作後
に、S1の256Hzの２周期分、つまり本発明でいう
第２整数の一例を示す整数２が計数されたことに
なる。これは、第１図に示すＢの第２整数計数回
路の動作の説明に相当するものである。そして、
これらの第１整数計数回路Ａ及び第２整数計数回
路Ｂのそれぞれ１回の動作を１サイクルとし、５
サイクルくり返すと、第１図に示すＤのコード信
号出力回路に基づいて100Hz近似のBCDコード
S14，S15，S16，S17が形成される。さらに、３
１，３７にS7，S8，S9が入力することにより、
BCDコード（1010）を検出し、S24がＬになり、
３，４，５，６をリセツトする。次にS5がＨにな
ることにより、リセツトは解除される。このよう
にして、S5の信号が示すように256Hzの近似信号
を得ることが出来る。また分周回路７，８，９，
１０にS9が入力、３２，３９にS11，S12，S13が
入力しBCDコード（1010）を検出し、S25がＬに
なり、７，８，９，１０をリセツトする。まつた
く同様にして、10Hz近似のBCDコードS18，S19，
S20，S21が形成される。
以上のようにして、100Hz、10Hzの近似信号を
得ることができる。しかし、第２図の区間ａに示
すように近似10Hz１周期は256Hzの25周期分とな
り10Hzから得られる１Hz信号は、256Hz信号を250
回計数することにより形成されているため、実際
の１Hzより短い周期となる。そこで256Hz信号を
６周期プラスすれば正確な１Hz信号が得られるこ
とになる。ここで先ほど説明の都合上、省略して
考えたAND回路３０に注目する。このAND回路
３０はS7，S8，S9及びS12の信号が入力されるこ
とにより、10HzのBCDコード６状態と、100Hzの
BCDコードのタイミングを検出し、256Hz信号を
１周期ずつ加えている回路である。10Hz近似の
BCDコードが（0000）、（0001）、（0010）、
（0011）、（1000）、（1001）でかつ100Hz近似の
BCDコードが（0000）、（0001）のとき、３０の
出力がＨとなり、３５の出力がＨになることを禁
止する。このときS6がＬ（S14がＨ）となつてもS5
はＬとならず、１，２のリセツトは有効とならな
い。この場合は、256Hz信号をもう１周期加えて、
S3とS4の信号がＨになり１，２をリセツト、つま
りS1の３周期目でリセツトされることになる。以
上が第１図に示すＣの補正回路の動作である。こ
の信号波形のタイミングチヤートを第３図に示
す。記号は、すべて第１図と共通であり、区間ｂ
はこの場合の近似10Hz信号の１周期を表わし、
256Hz信号より100Hzの近似信号が形成される。
得ることができる。しかし、第２図の区間ａに示
すように近似10Hz１周期は256Hzの25周期分とな
り10Hzから得られる１Hz信号は、256Hz信号を250
回計数することにより形成されているため、実際
の１Hzより短い周期となる。そこで256Hz信号を
６周期プラスすれば正確な１Hz信号が得られるこ
とになる。ここで先ほど説明の都合上、省略して
考えたAND回路３０に注目する。このAND回路
３０はS7，S8，S9及びS12の信号が入力されるこ
とにより、10HzのBCDコード６状態と、100Hzの
BCDコードのタイミングを検出し、256Hz信号を
１周期ずつ加えている回路である。10Hz近似の
BCDコードが（0000）、（0001）、（0010）、
（0011）、（1000）、（1001）でかつ100Hz近似の
BCDコードが（0000）、（0001）のとき、３０の
出力がＨとなり、３５の出力がＨになることを禁
止する。このときS6がＬ（S14がＨ）となつてもS5
はＬとならず、１，２のリセツトは有効とならな
い。この場合は、256Hz信号をもう１周期加えて、
S3とS4の信号がＨになり１，２をリセツト、つま
りS1の３周期目でリセツトされることになる。以
上が第１図に示すＣの補正回路の動作である。こ
の信号波形のタイミングチヤートを第３図に示
す。記号は、すべて第１図と共通であり、区間ｂ
はこの場合の近似10Hz信号の１周期を表わし、
256Hz信号より100Hzの近似信号が形成される。
また、別の実施例として、分周器の4096Hz信号
から、100Hz信号を近似形成することが出来る。
4096Hz信号を４０と４１で交互に計数し、総計数
回数が4096になつたとき１秒信号を得、4096Hz信
号を４０と４１で計数することにより100Hz信号
を近似形成する。
から、100Hz信号を近似形成することが出来る。
4096Hz信号を４０と４１で交互に計数し、総計数
回数が4096になつたとき１秒信号を得、4096Hz信
号を４０と４１で計数することにより100Hz信号
を近似形成する。
このようにして、いかなる信号を用いても、同
様に、近似信号を形成することが出来る。
様に、近似信号を形成することが出来る。
以上のように、本発明によると、従来の分周回
路では得られなかつた分周信号を、２つの整数で
計数することにより近似形成し、また、時間誤差
を補正することにより、総計では正確な１Hz信号
を得ることができる。また簡便な回路のため、少
ない素子数による回路構成が可能で、ICチツプ
サイズの減少によるコストダウン、消費電流の減
少等、その効果は非常に大である。
路では得られなかつた分周信号を、２つの整数で
計数することにより近似形成し、また、時間誤差
を補正することにより、総計では正確な１Hz信号
を得ることができる。また簡便な回路のため、少
ない素子数による回路構成が可能で、ICチツプ
サイズの減少によるコストダウン、消費電流の減
少等、その効果は非常に大である。
第１は、本発明の一実施例を示す回路図。第２
図は、第１図における信号波形のタイミングチヤ
ートで、256Hzを２と３で交互に計数する場合。
第３図は、第１図における信号波形のタイミング
チヤートで、256Hzの１周期を補正して、計数す
る場合。 １，２，３，４，５，６，７，８，９，１０は
１／２分周回路、１１，１２，１３，１４，１５，
１６，１７，１８，１９，２０，２１，２２，２
３，２４はNOT回路、２５，２６，２７はOR回
路、２８，２９，３０，３１，３２はAND回路、
３３，３４，３５，３６，３７，３８，３９は
NOR回路、４０，４１，４２はNAND回路、Ａ
は第１整数計数回路、Ｂは第２整数計数回路、Ｃ
は補正回路、Ｄはコード信号出力回路である。
図は、第１図における信号波形のタイミングチヤ
ートで、256Hzを２と３で交互に計数する場合。
第３図は、第１図における信号波形のタイミング
チヤートで、256Hzの１周期を補正して、計数す
る場合。 １，２，３，４，５，６，７，８，９，１０は
１／２分周回路、１１，１２，１３，１４，１５，
１６，１７，１８，１９，２０，２１，２２，２
３，２４はNOT回路、２５，２６，２７はOR回
路、２８，２９，３０，３１，３２はAND回路、
３３，３４，３５，３６，３７，３８，３９は
NOR回路、４０，４１，４２はNAND回路、Ａ
は第１整数計数回路、Ｂは第２整数計数回路、Ｃ
は補正回路、Ｄはコード信号出力回路である。
Claims (1)
- １ 時間標準源として１の整数倍の周波数の発振
回路、該発振回路からの出力信号を分周し第１周
波数値を持つ第１周波数信号を出力する分周回
路、該分周回路からは得られず、かつ前記第１周
波数値よりも小さい整数の第２周波数値を近似的
に持つ第２周波数信号を出力する近似信号出力回
路を有する電子時計用回路において、前記近似信
号出力回路は、前記第１周波数値を前記第２周波
数値で除したときの商に最も近い２つの第１整数
と第２整数をそれぞれ計数する第１整数計数回路
Ａと第２整数計数回路Ｂ、前記第１整数計数回路
及び前記第２整数計数回路で前記第１周波数信号
を計数して得られる値に補正をして前記第２周波
数値とする補正回路Ｃ及び前記第２周波数値に基
づく前記第２周波数信号に相当するコード信号を
出力するコード信号出力回路Ｄを具備することを
特徴とする電子時計用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7739980A JPS573073A (en) | 1980-06-09 | 1980-06-09 | Circuit for electronic watch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7739980A JPS573073A (en) | 1980-06-09 | 1980-06-09 | Circuit for electronic watch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS573073A JPS573073A (en) | 1982-01-08 |
| JPS647350B2 true JPS647350B2 (ja) | 1989-02-08 |
Family
ID=13632810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7739980A Granted JPS573073A (en) | 1980-06-09 | 1980-06-09 | Circuit for electronic watch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS573073A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4747812B2 (ja) * | 2005-12-01 | 2011-08-17 | マツダ株式会社 | 車両の下部車体構造 |
-
1980
- 1980-06-09 JP JP7739980A patent/JPS573073A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS573073A (en) | 1982-01-08 |
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