KR100393421B1 - 동기식 에이에프 변환기의 카운터 시스템 - Google Patents

Abstract

본 발명은 동기식 전하평형방식 AF(Analog to Frequency) 변환기의 주파수 출력을 측정하기 위한 카운터 시스템에 관한 것으로 더욱 상세하게는 AF 변환기의 출력 측정에서 발생되는 오실레이터에 의한 오차와 소프트웨어적인 시간오차를 상쇄시키기 위한 카운터 시스템에 관한 것이다.

이러한 본 발명은 하나의 오실레이터(1)를 분주하여 각 시스템에 필요한 클럭을 생성하는 클럭 생성기(2)와, AF 변환기의 출력 펄스 신호(11)를 동기화하기 위한 D 플립플롭(3)과, 상기 D 플립플롭(3)에 의해 동기된 입력 펄스의 상승 모서리에서 작동하는 16비트 증가 카운터(4)와, AF 변환기의 출력 펄스 신호(11)와 CPU 인터럽트 클럭 신호(9)의 부논리의 OR 연산을 거친 신호를 동기화하기 위한 D 플립플롭(8)과, 상기 D 플립플롭(8)에 의해 동기된 입력 클럭의 하강 모서리에서 작동하는 16비트 D 플립플롭(5)과, 상기 16비트 D 플립플롭(5)의 출력을 CPU의 제어신호에 의해 CPU 데이터 라인으로 전송하는 16비트 삼상태(Tri-State) 버퍼(6)와, 상기 16비트 증가 카운터(4)의 입력 펄스인 AF 변환기의 출력 펄스 신호(11) 및 상기 16비트 D 플립플롭(5)의 입력 클럭인 AF 변환기의 출력 펄스 신호(11)와 CPU 인터럽트 클럭 신호(9)의 부논리의 OR 연산을 거친 신호를 D 플립플롭(3,8)에 의해 동기화하는 카운터 마스터 클럭(7)으로 이루어진다.

Description

동기식 에이에프 변환기의 카운터 시스템{Counter System for Synchronous AF Converter}

본 발명은 동기식 전하평형방식 AF(Analog to Frequency) 변환기의 주파수 출력을 측정하기 위한 카운터 시스템에 관한 것으로 더욱 상세하게는 AF 변환기의 출력 측정에서 발생되는 오실레이터에 의한 오차와 소프트웨어적인 시간오차를 상쇄시키기 위한 카운터 시스템에 관한 것이다.

동기식 AF 변환기의 경우 그 작동모드가 AF 변환기 리셋모드의 시간(t_OS)을 결정하는 AF 기준 클럭에 동기화된다.

일정 시간(gate time)동안의 펄스의 개수를 세는 주기적 카운트 방식(Periodic Count Scheme)으로 동기식 AF 변환기의 출력을 측정하는데, AF 변환기의 입력전압에 대한 출력 주파수의 관계식을 식으로 표현하면 수학식 1 과 같다.

A, B : AF 변환기의 아날로그 회로의 소자 특성에 의해 결정되는 값

동기식 AF 변환기는 기준 클럭에 의해 리셋모드와 적분모드의 시간이 정해지기 때문에 기준 클럭의 변화는 AF 변환기 전체 주파수 출력에 영향을 주게 된다.

한편, 주기적 카운트 방식을 사용할 때 출력 카운터 수는 다음 식과 같다.

Q : 양자화

: 양자화 오차

AF 변환기의 리셋모드의 시간(t_OS)에 대하여 AF 변환기의 기준 클럭의 온도 드리프트 오차를 고려하여 나타내면 다음 식과 같다.

: t_OS를 생성하는 기준 클럭의 정규 값

: 기준 클럭의 온도 드리프트 계수

: 정규값을 계산한 온도에서부터의 현재의 온도차

일정한 인터럽트 주기마다 카운터의 값을 읽기 때문에 주기적 카운터가 이루어지는 시간(t_gate)은 인터럽트의 주기가 결정하는 클럭의 특성과 소프트웨어적으로 t_gate을 결정하는 경우 CPU가 인터럽트를 받아들인 뒤 인터럽트 루틴에 들어가기까지 걸리는 시간이 t_gate에 영향을 주게 된다.

그러므로 이 인터럽트 클럭의 온도드리프트를 고려하여 식으로 표현하면 수학식 4 와 같다.

: 인터럽트를 생성하는 오실레이터의 정규 값

: 인터럽트를 생성하는 오실레이터의 온도 드리프트 계수

: 정규값을 계산한 온도에서부터의 현재의 온도차

: 소프트웨어적으로 t_gate를 결정하는 경우의 CPU에 의한 시간 오차

그러므로, 다음 수학식 5 와 같이 측정된 카운트 값을 나타낼 수 있다.

수학식 5 를 보면 AF 변환기의 기준 클럭을 생성하는 오실레이터와 인터럽트를 생성하는 오실레이터의 온도 드리프트가 서로 다름으로 인해 오차가 발생함을 알 수 있다.

또한, 시간오차 t_err에 의해서도 카운터의 값에 오차가 생김을 알 수 있다.

이와 같이 종래의 카운터 시스템은 오실레이터에 의한 오차와 소프트웨어적 시간오차에 의해 AF 변환기의 출력 측정에 오차가 발생한다는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로 CPU 인터럽트 클럭 신호와 AF 변환기의 기준 클럭이 동일한 오실레이터에서 분주된 신호를 사용함으로써 오실레이터에 의한 오차를 없애고 16비트 증가 카운터가 입력 펄스의 상승모서리에서 동작하고 16비트 D 플립플롭은 입력 클럭의 하강 모서리에서 래치되도록 설계함으로써, 소프트웨어적 시간오차를 없애고자 한다.

도 1 은 본 발명의 구성 회로도

도 2 는 본 발명의 각 구성 요소의 타이밍 챠트

{도면의 주요부분에 대한 부호의 설명}

1 : 오실레이터 2 : 클럭 생성기

3, 8 : D 플립플롭 4 : 16비트 증가 카운터

5 : 16비트 D 플립플롭 6 : 16비트 삼상태(Tri-State) 버퍼

7 : 카운터 마스터 클럭 9 : CPU의 인터럽트 클럭 신호

10 : AF 변환기의 기준 클럭 11 : AF 변환기의 출력 펄스 신호

본 발명은 CPU 인터럽트 클럭 신호와 AF 변환기의 기준 클럭을 생성하는 오실레이터로 구성된 카운터 시스템에 있어서,

하나의 오실레이터(1)를 분주하여 각 시스템에 필요한 클럭을 생성하는 클럭 생성기(2)와,

AF 변환기의 출력 펄스 신호(11)를 동기화하기 위한 D 플립플롭(3)과,

상기 D 플립플롭(3)에 의해 동기된 입력 펄스의 상승 모서리에서 작동하는 16비트 증가 카운터(4)와,

AF 변환기의 출력 펄스 신호(11)와 CPU 인터럽트 클럭 신호(9)의 부논리의 OR 연산을 거친 신호를 동기화하기 위한 D 플립플롭(8)과,

상기 D 플립플롭(8)에 의해 동기된 입력 클럭의 하강 모서리에서 작동하는 16비트 D 플립플롭(5)과,

상기 16비트 D 플립플롭(5)의 출력을 CPU의 제어신호에 의해 CPU 데이터 라인으로 전송하는 16비트 삼상태(Tri-State) 버퍼(6)와,

상기 16비트 증가 카운터(4)의 입력 펄스인 AF 변환기의 출력 펄스 신호(11)및 상기 16비트 D 플립플롭(5)의 입력 클럭인 AF 변환기의 출력 펄스 신호(11)와 CPU 인터럽트 클럭 신호(9)의 부논리의 OR 연산을 거친 신호를 D 플립플롭(3,8)에 의해 동기화하는 카운터 마스터 클럭(7)으로 이루어진다.

본 발명의 동작원리를 상세히 설명하면 도 1 과 같이 하나의 오실레이터(1)로부터 CPU 인터럽트 클럭 신호(9)와 AF 변환기의 기준 클럭(10)을 생성하는 클럭 발생기(2)를 이용하여 각각의 시스템에 필요한 클럭을 보내주게 되므로, CPU 인터럽트와, AF 변환기와, 카운터는 동일한 오실레이터(1)에서 분주된 신호를 사용하게 된다.

이와 같이 CPU 인터럽트 클럭 신호와 AF 변환기의 기준 클럭이 동일한 오실레이터에서 분주된 신호를 사용함으로써 수학식 5 에서 두 개의 오실레이터를 사용할 경우 이들의 온도 드리프트 차에 의한 오차가 사라지게 된다.

16비트 증가 카운터(4)는 AF 변환기의 출력 펄스 신호(11)의 상승 모서리에서 그 값이 변화한다.

또한, 16비트 D 플립플롭(5)은 AF 변환기의 출력 펄스 신호(11)와 CPU 인터럽트 클럭 신호(9)의 부논리의 OR 연산을 거친 신호의 하강 모서리에서 작동하여 카운터 출력을 래치하게 된다.

도 2 와 같이 16비트 D 플립플롭(5)의 값은 CPU 인터럽트 클럭 신호(9)가 LOW인 경우 AF 변환기의 출력 펄스 신호(11)가 변하더라도 래치된 값이 변하지 않기 때문에 CPU는 인터럽트 동안 안전하게 인터럽트가 시작된 시점의 카운터 값을 얻을 수 있게 된다.

이와 같이 카운터 값의 래치가 하드웨어적으로 정확한 시간에 이루어지고 CPU가 그 데이터를 가지고 가는 동안은 래치된 값이 변하지 않기 때문에 시간오차 t_err에 의한 카운터의 오차 역시 사라지게 되므로 카운터 값은 수학식 6 과 같이 AF 변환기의 출력 펄스만을 얻을 수 있다.

16비트 증가 카운터(4)는 입력 펄스의 상승모서리에서 동작하고 16비트 D 플립플롭(5)은 입력 클럭의 하강 모서리에서 래치되도록 설계됨으로써, 16비트 증가 카운터(4) 출력이 변하는 시점과 16비트 D 플립플롭(5)의 출력이 변하는 시점 사이에 충분한 시간적 여유를 둠으로써 D 플립플롭(5)이 오동작하는 것을 막을 수 있다.

또한 AF 변환기의 출력 펄스 신호(11)는 D 플립플롭(3)과 카운터 마스터 클럭(7)에 의해 동기화되고, 하강 모서리에서 작동하는 16비트 D 플립플롭(5)의 클럭 입력도 D 플립플롭(8)과 카운터 마스터 클럭(7)에 의해 동기화되기 때문에 AF 변환기의 출력 파형이 충분히 짧은 상승시간과 하강시간을 가지지 못한 경우에도 카운터 시스템이 오동작을 일으키지 않는다.

이와 같이 본 발명은 CPU 인터럽트 클럭 신호와 AF 변환기의 기준 클럭이 동일한 오실레이터에서 분주된 신호를 사용함으로써 두 개의 오실레이터를 사용할 경우 이들의 온도 드리프트 차에 의한 오차가 사라지게 된다.

또한, 카운터 값의 래치가 하드웨어적으로 정확한 시간에 이루어지고 CPU가 그 데이터를 가지고 가는 동안은 래치된 값이 변하지 않기 때문에 시간오차에의한 카운터의 오차 역시 사라지게 된다.

Claims (3)

1. CPU 인터럽트 클럭 신호와 AF 변환기의 기준 클럭을 생성하는 오실레이터로 구성된 카운터 시스템에 있어서,

   하나의 오실레이터(1)를 분주하여 각 시스템에 필요한 클럭을 생성하는 클럭생성기(2)와,

   AF 변환기의 출력 펄스 신호(11)를 동기화하기 위한 D 플립플롭(3)과,

   상기 D 플립플롭(3)에 의해 동기된 입력 펄스의 상승 모서리에서 작동하는 16비트 증가 카운터(4)와,

   AF 변환기의 출력 펄스 신호(11)와 CPU 인터럽트 클럭 신호(9)의 부논리의 OR 연산을 거친 신호를 동기화하기 위한 D 플립플롭(8)과,

   상기 D 플립플롭(8)에 의해 동기된 입력 클럭의 하강 모서리에서 작동하는 16비트 D 플립플롭(5)과,

   상기 16비트 D 플립플롭(5)의 출력을 CPU의 제어신호에 의해 CPU 데이터 라인으로 전송하는 16비트 삼상태(Tri-State) 버퍼(6)로 구성됨을 특징으로 하는 동기식 에이에프 변환기의 카운터 시스템.
2. 제 1 항에 있어서, 16비트 증가 카운터(4)는 입력 펄스인 AF 변환기의 출력 펄스 신호(11)가 D 플립플롭(3)에 의해 카운터 마스터 클럭(7)으로 동기화되는 것으로 구성됨을 특징으로 하는 동기식 에이에프 변환기의 카운터 시스템.
3. 제 1 항에 있어서, 16비트 D 플립플롭(5)은 입력 클럭인 AF 변환기의 출력 펄스 신호(11)와 CPU 인터럽트 클럭 신호(9)의 부논리의 OR 연산을 거친 신호가 D 플립플롭(8)에 의해 카운터 마스터 클럭(7)으로 동기화되는 것으로 구성됨을 특징으로 하는 동기식 에이에프 변환기의 카운터 시스템.