KR0137494B1 - 위상차 검출회로 - Google Patents

위상차 검출회로

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KR0137494B1
KR0137494B1 KR1019950017958A KR19950017958A KR0137494B1 KR 0137494 B1 KR0137494 B1 KR 0137494B1 KR 1019950017958 A KR1019950017958 A KR 1019950017958A KR 19950017958 A KR19950017958 A KR 19950017958A KR 0137494 B1 KR0137494 B1 KR 0137494B1
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Abstract

본 발명의 위상차 검출회로는 외부의 기준 클럭신호에 동기로 시스템 클럭신호를 발생할 수 있도록 외부의 기준 클럭신호와 시스템 클럭신호의 위상 차를 검출하는 것이다.
본 발명은 기준 클럭신호의 전체 구간동안 위상차를 검출하고, 설정 시간동안 검출한 위상차 데이타를 저장하면서 중앙처리장치로 인터럽트신호를 발생하여 위상차 데이타를 바로 중앙처리장치가 입력 및 처리하도록 하는 것으로서 외부의 기준 클럭신호((OCLK)를 이용하여 위상차 검출 구간신호 발생부(1)가 위상차 검출 구간신호를 발생하고, 클럭 분주신호를 이용하여 위상차 검출 출력신호 발생부(2)가 위상차 출력신호를 발생하며, 발생한 위상차 검출 구간신호의 기간동안 카운터(3)가 클럭신호(CLK)를 카운트하면서 출력하고, 위상차 출력신호를 발생할 경우에 카운터(3)가 출력하는 위상차 검출 신호를 래치(4)에 저장하면서 인터럽트 신호(INT)를 발생하여 중앙처리장치가 입력하게 된다.

Description

위상차 검출회로
제1도는 본 발명의 위상차 검출회로도,
제2도의 (가) ~ (라)는 제1도의 각부의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 위상차 검출 구간신호 발생부
2 : 위상차 검출 출력신호 발생부
3 : 카운터4 : 래치5 : 버퍼
11~13, 21, 22 : 플립플롭
ND1 ~ ND5 : 낸드 게이트 AND : 앤드 게이트
CLK/N : 외부의 기준클럭 분주신호CLK : 외부의 기준 클럭신호
SCLK/N : 자체클럭 분주신호SCLK : 자체 클럭신호
LOD : 로드신호INT : 인터럽트 신호
EN : 인에이블 신호
본 발명은 외부의 기준 클럭신호에 동기된 시스템 클럭신호를 발생할 수 있도록 외부의 기준 클럭신호와 시스템 클럭신호의 위상차를 검출하는 위상 차 검출회로에 관한 것이다.
일반적으로 동기방식의 시스템에서 외부의 기준 클럭신호에 동기된 시스템 클럭신호를 발생하는 동기클럭 발생장치는 안정된 시스템 클럭신호를 공급하기 위하여 주로 DP-PLL(Digital Processing - Phase Locked Loop)회로를 사용하고 있다.
DP-PLL 회로는 통상적으로 위상차 검출부, 위상차 처리부, 디지탈/아날로그 변환부, 전압제어 발진기(Voltage Controlled Oscillator) 및 클럭신호 분주기를 구비한다. 위상차 검출부는 외부의 기준 클럭신호와 시스템 클럭신호의 위상차를 디지탈로 검출하고, 검출한 위상차에 따라 전압제어 발진기에 인가되는 전압을 조절하여 외부의 기준 클럭신호에 정확히 동기되는 시스템 클럭신호를 발생하고 있다.
DP-PLL회로에 사용되는 종래의 위상차 검출회로는 기준 클럭신호의 1/2 주기 동안 위상차의 값을 카운트하고, 카운트한 위상차 데이타는 메모리에 저장하여 둔다. 메모리에 저장한 위상차 데이타가 일정량 이상으로 되면, 인터럽트가 발생하며, 인터럽트에 따라 중앙처리장치가 메모리에 저장되어 있는 위상차 데이타를 계산하여 위상차를 판별하였다.
이러한 종래의 위상차 검출회로에 의하면, 위상차를 검출하는 기준 클럭 신호의 주기가 짧아 위상차를 정확히 검출하는 데 한계가 있었다.
또한 종래에는 위상차는 정위치를 기준으로 하여 3~4비트로 한정하고, 그 이상은 오버 플로우(overflow)로 처리함으로써 장시간의 평균 위상제어는 가능하나, 정확히 위상을 일치시키기 어려웠다.
그러므로 본 발명의 목적은 기준 클럭신호의 전체 구간동안 위상차를 검출할 수 있도록 하는 위상차 검출회로를 제공하는 데 있다.
본 발명의 다른 목적은 설정 시간동안 검출한 위상차 데이타를 저장하면서 중앙처리장치로 인터럽트 신호를 발생하여 위상차 데이타를 바로 중앙처리장치가 입력 및 처리하도록 하는 위상차 검출회로를 제공하는 데 있다.
이러한 목적을 가지는 본 발명은 외부의 기준 클럭신호를 이용하여 위상차 검출 구간신호 발생부가 위상차 검출 구간신호를 발생하고, 클럭 분주신호를 이용하여 위상차 검출 출력신호 발생부가 위상차 출력신호를 발생한다.
위상차 검출 구간신호 발생부가 발생한 위상차 검출 구간신호의 기간동안 카운터가 클럭신호를 카운트하면서 출력하고, 위상차 검출 출력신호 발생부가 위상차 출력신호를 발생할 경우에 카운터가 출력하는 위상차 검출신호를 래치에 저장하면서 인터럽트 신호를 발생하여 중앙처리장치가 입력하게 한다.
특히 본 발명은 위상이 일치할 경우에 카운터가 카운트하는 값을 0으로 설정하고, 최대로 위상차가 발생하였을 경우에 카운트하는 마이너스 및 플러스 최대값을 카운터에 저장하여 위상차를 카운트하게 함으로써 중앙처리장치로 입력되는 위상차 데이타의 비트 수를 줄이게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 위상차 검출회로를 상세히 설명한다.
제 1도는 본 발명의 위상차 검출회로도로서 이에 도시된 바와 같이, 외부의 기준 클럭신호(CLK)에 따라 위상차 검출 구간신호를 발생하는 위상차 검출 구간신호 발생부(1)와, 자체 클럭신호(SCLK) 및 자체클럭 분주신호(SCLK/N)에 따라 위상차 출력신호를 발생하는 위상차 검출 출력신호 발생부(2)와 로드신호(LOD)에 따라 기준값을 로드하고 상기 위상차 검출 구간신호 발생부(1)가 발생한 위상차 검출 구간신호의 기간동안 기준 클럭신호(CLK)를 카운트하는 카운터(3)와, 상기 카운터(3)의 출력신호를 상기 위상차 검출 출력신호 발생부(2)가 발생한 위상차 검출 출력신호에 따라 저장 및 출력하는 래치(4)와, 상기 래치(4)의 출력신호를 인에이블 신호(EN)에 따라 통과시켜 중앙처리장치(도면에 도시되지 않았음)로 입력시키는 버퍼(5)로 구성하였다.
여기서, 위상차 검출 구간신호 발생부(1)는, 클럭신호((CLK)에 따라 외부의 기준클럭 분주신호(CLK/N)를 순차적으로 시프트시키는 플립플롭(11~13)과, 상기 플립플롭(11)(13)의 출력단자(/Q)(Q) 신소를 반전 논리곱하는 낸드 게이트(ND1)와, 상기 플립플롭(11)(13)의 출력단자(Q)(/Q) 신호를 반전 논리곱하는 낸드 게이트(ND2)와, 상기 낸드 게이트(ND1)(ND2)의 출력신호를 논리곱하여 위상차 검출 구간신호를 출력하는 앤드 게이트(AND)로 구성하였다.
그리고 위상차 검출 출력신호 발생부(2)는, 직렬 연결되어 자체클럭 분주신호(SCLK/N)를 자체 클럭신호(SCLK)에 따라 분주출력하는 플립플롭(21)(22)과, 상기 플립플롭(21)(22)의 출력단자(/Q)(Q) 신호를 반전 논리곱하는 낸드 게이트(ND3)와, 상기 플립플롭(21)(22)의 출력단자(Q)(/Q) 신호를 반전 논리곱하는 낸드 게이트(ND4)와, 상기 낸드 게이트(ND3)(ND4)의 출력신호를 반전 논리곱하여 위상차 검출 출력신호를 발생하는 낸드 게이트(ND5)로 구성하였다.
상기에서 자체 클럭신호(SCLK)는 DP-PLL 회로의 내부에서 발생시키는 클럭신호로서 외부의 기준 클럭신호(CLK)와 비슷한 주파수를 가지며, 자체클럭 분주신호(SCLK/N)는 자체 클럭신호(SCLK)를 분주하여 입력된다.
이와같이 구성된 본 발명의 위상차 검출회로는 제2도의 (가)에 도시된 바와 같이 외부의 기준클럭 분주신호(CLK/N)가 입력되고, 제2도의 (나)에 도시된 바와 같이 기준 클럭신호(CLK)가 입력되면, 위상차 검출 구간신호 발생부(1)의 플립플롭(11~13)은 기준 클럭신호(CLK)에 따라 기준클럭 분주신호(CLK/N)를 시프트시켜 출력하고, 플립플롭(11)(13)의 출력단자(/Q)(Q) 신호는 낸드 게이트(ND1)에서 반전 논리곱되어 앤드 게이트(AND)가 입력됨과 아울러 플립플롭(11)(13)의 출력단자(Q)(/Q) 신호가 낸드 게이트(ND2)에서 반전 논리곱되어 앤드 게이트(AND)에 입력되므로 앤드 게이트(AND)는 제2도의 (다)에 도시된 바와 같이 소정의 폭을 가지는 위상차 검출 구간신호를 발생하게 된다.
한편, 카운터(3)는 중앙처리장치로부터 입력되는 로드신호(LOD)에 따라 미리설정된 기준값을 저장한다.
여기서, 기준값은 외부의 기준클럭 분주신호(CLK/N)와 DP-PLL회로의 발생 클럭신호의 위상이 일치할 경우를 0으로 기준하여 최대로 위상차가 발생하였을 경우에 카운트는 마이너스 또는 플러스 최대값으로 설정한다.
이와 같이 카운터(3)에 기준값이 저장된 상태에서 위상차 검출 구간신호 발생부(1)가 상기와 같이 위상차 검출 구간신호를 발생하여 프리세트 단자(PS)에 인가될 경우에 카운터(3)는 프리세트 상태로 되어 클럭신호(CLK)를 카운트하고, 카운트값을 출력하게 된다.
이와 같은 상태에서 위상차 검출 출력신호 발생부(2)는 플립플롭(21,22)이 자체 클럭신호(SCLK)에 따라 자체클럭 분주신호(SCLK/N)를 분주하여 출력하고, 플립플롭(21)(22)의 출력단자(/Q)(Q) 신호를 낸드 게이트(ND3)가 반전 논리곱하여 낸드 게이트(ND5)에 인가함과 아울러 플립플롭(21)(22)의 출력단자(Q)(/Q) 신호를 낸드 게이트(ND4)가 반전 논리곱하여 낸드 게이트(ND5)에 인가하므로 낸드 게이트(ND5)는 낸드 게이트(ND3)(ND4)의 출력신호를 반전 논리곱하여 제2도의 (라)에 도시된 바와 같이 위상차 검출 출력신호를 발생하게 된다.
이와 같이 위상차 검출 출력신호 발생부(2)가 발생한 위상차 검출신호는 중앙처리장치에 인터럽트 신호(INT)로 출력됨과 아울러 래치(4)에 인가되므로 래치(4)는 위상차 검출 출력신호 발생부(2)가 위상차 검출신호를 발생할 때까지 기준값부터 클럭신호(CLK)를 카운트한 값을 위상차 데이타로 저장 및 출력하고, 중앙처리장치는 인터럽트 신호(INT)에 따라 인에이블 신호(EN)를 발생하여 버퍼(5)를 인에이블시키면서 래치(4)에 저장된 위상차 데이타를 입력하여 위상차를 판별한다.
이상에서와 같이 본 발명은 기준 클럭신호의 전체 구간동안 위상차를 검출함은 물론 설정 시간동안 검출한 위상차 데이타를 저장하면서 중앙처리장치로 인터럽트 신호를 발생하여 위상차 데이타를 바로 중앙처리장치가 입력 및 처리하도록 함으로써 위상차를 정확하게 검출할 수 있고, 위상차 데이타를 저장하기 위한 별도의 메모리가 필요없을 뿐만 아니라 회로의 구성이 간단하여 저렴하게 제조할 수 있다.

Claims (4)

  1. 외부의 기준 클럭신호(CLK)에 따라 위상차 검출 구간신호를 발생하는 위상차 검출 구간신호 발생부(1)와, 자체 클럭신호(SCLK)에 따라 위상차 출력신호를 발생하는 위상차 검출 출력신호 발생부(2)와, 로드신호(LOD)에 따라 기준값을 로드하고 상기 위상차 검출 구간신호 발생부(1)가 발생한 위상차 검출 구간신호의 기간동안 클럭신호(CLK)를 카운트하는 카운터(3)와, 상기 카운터(3)의 출력신호를 상기 위상차 검출 출력신호 발생부(2)가 발생한 위상차 검출 출력신호에 따라 저장 및 출력하는 래치(4)와, 상기 래치(4)의 출력신호를 인에이블 신호(EN)에 따라 통과시켜 중앙처리장치(도면에 도시되지 않았음)로 입력시키는 버퍼(5)로 구성함을 특징으로 하는 위상차 검출회로.
  2. 제1항에 있어서, 위상차 검출 구간신호 발생부(1)는, 클럭신호(CLK)에 따라 기준클럭 분주신호(CLK/N)를 순차적으로 시프트시키는 플립플롭(11~13)과, 상기 플립플롭(11)(13)의 출력단자(/Q)(Q)신호를 반전 논리곱하는 낸드 게이트(ND1)와, 상기 플립플롭(11)(13)의 출력단자(Q)(/Q)신호를 반전 논리곱하는 낸드 게이트(ND2)와, 상기 낸드 게이트(ND1)(ND2)의 출력신호를 논리 곱하여 위상차 검출 구간신호를 출력하는 앤드 게이트(AND)로 구성함을 특징으로 하는 위상차 검출회로.
  3. 제1항에 있어서, 위상차 검출 출력신호 발생부는(2)는 직렬 연결되어 자체클럭 분주신호(SCLK/N)를 자체 클럭신호(SCLK)에 따라 분주 출력하는 플립플롭(21,22)과, 상기 플립플롭(21)(22)의 출력단자(/Q)(Q) 신호를 반전 논리곱하는 낸드 게이트(ND3)와, 상기 플립플롭(21)(22)의 출력단자(Q)(/Q) 신호를 반전 논리곱하는 낸드 게이트(ND4)와, 상기 낸드 게이트(ND3)(ND4)의 출력신호를 반전 논리곱하여 위상차 검출 출력신호를 발생하는 낸드 게이트(ND5)로 구성함을 특징으로 하는 위상차 검출회로.
  4. 제1항에 있어서, 카운터(3)에 로드되는 기준값은 외부의 기준 클럭 신호(CLK)와 DP-PLL회로의 발생 클럭신호의 위상이 일치할 경우를 0으로 기준하여 최대로 위상차가 발생하였을 경우에 카운트는 마이너스 또는 플러스 최대값으로 설정함을 특징으로 하는 위상차 검출회로.
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