JP3201437B2 - 波形発生器のトリガ同期化回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル・アナログ変
換器（以下ＤＡ変換器という）とデジタル回路を備えた
ファンクション・ジェネレータに使用されるトリガ同期
化回路に関する。詳しくは、外部トリガ入力と内部クロ
ックとの非同期により生じる出力ジッタを防止するため
の改良に関する。

【０００２】

【従来の技術】従来よりデジタル回路やＤＡ変換器を使
用したファンクション・ジェネレータはよく知られてい
る。図３はこの種のファンクション・ジェネレータの一
例を示す要部構成図である。図において、１は基準クロ
ックを発生する基準クロック発生器であり、時間精度を
高めるために、通常水晶発振器あるいは基準水晶発振器
にＰＬＬ（Pase Locked Loop）等により周波数ロックを
かけた電圧制御発振器等が用いられる。２はクロック・
コントローラであり、前記基準クロックと非同期で入力
される外部トリガ信号または制御・演算回路７からのス
タート信号（ＣＰＵスタート）の到来に応じてゲートを
開き、サンプリング・クロックとして基準クロックを出
力するように制御している。

【０００３】３はアドレス・ジェネレータであり、アダ
ーとラッチで構成され、クロック・コントローラ２から
のサンプリング・クロックが入力されるごとに所定の値
の累積加算値を出力する。この出力はメモリ４に対する
アドレスとして用いられる。メモリ４には正弦波や三角
波等の時系列データがアドレス順に記憶されていて、ア
ドレス指定により読み出された波形データはデジタル・
アナログ変換器（以下ＤＡ変換器という）５に入力され
る。

【０００４】ＤＡ変換器４はサンプリング・クロックが
与えられるごとに入力のデジタル信号をアナログ信号に
変換して出力する。６はＤＡ変換器５の出力信号を適宜
増幅して出力する増幅器である。なお、ここでの増幅器
６はローパスフィルタをも含むものである。

【０００５】アドレス・ジェネレータ３、メモリ４、Ｄ
Ａ変換器５、増幅器６のローパスフィルタ６ａから成る
部分は、デジタル・ダイレクト・シンセサイザ（ＤＤ
Ｓ）と呼ばれ、図４に示すような構成である。アドレス
・ジェネレータ（位相演算器とも呼ぶ）は加算器３１と
ラッチ３２から構成され、基準クロックごとに積算され
たアドレスを発生する。メモリ４では正弦波データテー
ブルによりアドレス（位相データ）を振幅データに変換
する。正弦波データは１周期あるいは複数周期分用意さ
れ、アドレスは必要に応じてエンドレスに循環すること
もできるようになっている。メモリ４から出力される振
幅データはＤＡ変換器５で基準クロックごとにアナログ
電圧に変換され、ローパスフィルタ６ａで高周波成分が
除去される。このようにして、位相演算器に与えるデー
タＮに関連した周波数の正弦波信号が得られ、データＮ
の変化によって正弦波出力信号の周波数が変化する。そ
の様子を図５に示す。同図（ａ），（ｂ）で分かるよう
にＮの値が２倍になると出力の周波数も２倍に変化す
る。

【０００６】このようにＤＤＳは基準クロックごとに積
算されるデータＮを変えることによって出力波形の周波
数を変えることができ、さらに加算器３１のビット数を
多くするだけで分解能を簡単に高くすることができる。

【０００７】クロック・コントローラ２はシリアル接続
された３個のＤ形フリップフロップ２ａ，２ｂ，２ｃ
と、インバータ２ｄおよびゲート２ｅから構成されてい
る。初段のフリップフロップ２ａは、制御・演算回路７
からのストップ信号によりリセットされていて、スイッ
チ８経由でクロック入力端に受ける外部トリガ信号また
は制御・演算回路７からのスタート信号（図６の
（ｂ））を受け、その立ち上がりでセットされる（出力
ＱがＨＩＧＨになる）。なお、スイッチ８の駆動は制御
・演算回路７により行われる。

【０００８】Ｄ入力として前段のフリップフロップのＱ
出力を受ける２段目および３段目のフリップフロップ２
ｂ，２ｃは、クロック入力端に基準クロックを受けてい
る。このため、３段目のフリップフロップ２ｃの反転出
力は図６の（ｃ）に示すように、トリガ入力時点以降の
２回目のクロックの立ち上がりで、ＬＯＷに反転する。
これによりゲート２ｅが開き、インバータ２ｄ経由の基
準クロックが通過し、図６の（ｄ）に示すようなサンプ
リング・クロックが発生する。このサンプリング・クロ
ックはアドレス・ジェネレータ３およびＤＡ変換器５に
入力され、図６の（ｅ）に示すようなアナログ波形がＤ
Ａ変換器より出力される。このアナログ信号は増幅器６
を経由して適宜に増幅されると共に滑らかな信号に整形
される。

【０００９】

【発明が解決しようとする課題】しかしながらこのよう
なファンクション・ジェネレータにおいては、外部トリ
ガ入力は通常基準クロックとは同期しておらず、トリガ
入力後にアナログ波形が出始めるまでの時間にはばらつ
きがある。このばらつきは最大１クロック分であるが、
これに起因して±１／２クロック分のジッタ（出力波形
の時間軸方向の波形移動）が生じることになる。

【００１０】本発明の目的は、このような点に鑑みてな
されたもので、ＤＤＳにより発生する第１のサンプリン
グ・クロックと外部トリガとの位相差を測定し、ＤＤＳ
で強制的に出力波形の位相を変化させて前記位相差相当
量だけ位相のずれた第１のサンプリング・クロックを発
生させるようにして、外部トリガに同期し、ジッタを発
生させない第２のサンプリング・クロックを得ることの
できるトリガ同期化回路を実現しようとするものであ
る。

【００１１】

【課題を解決するための手段】このような目的を達成す
るために本発明では、正弦波を発生するデジタル・ダイ
レクト・シンセサイザと、このデジタル・ダイレクト・
シンセサイザの出力の正負に対応した矩形波信号である
第１のサンプリング・クロックを得る比較器と、外部ト
リガの入力時点からその後の第１のサンプリング・クロ
ックの最初の立ち上がりまでの時間差を計測しデジタル
化して出力するタイムインターバル・カウンタと、時間
差に応じた位相シフト量のテーブルを持ち、前記時間差
に対応する位相シフト量を出力する第１のメモリと、所
定の期間のみオンとなるスイッチと、外部トリガを所定
の時間遅延して出力する遅延回路と、この遅延回路の出
力と前記第１のサンプリング・クロックを受け、第１の
サンプリング・クロックの周期が安定化した後その第１
のサンプリング・クロックに同期した第２のサンプリン
グ・クロックを出力する第２のサンプリング・クロック
発生回路を具備したことを特徴とする。

【００１２】

【作用】ＤＤＳから基本クロックに同期した正弦波が出
力され比較器を通すことにより第１のサンプリング・ク
ロックを発生させる。外部トリガが入力されると、その
時点から、その後の第１のサンプリング・クロックの最
初の立ち上がりまでの時間差をタイムインターバル・カ
ウンタで計測し、その位相差に応じた（逆比例する）位
相シフト量を第１のメモリより得る。ＤＤＳはこの位相
シフト量に見合った分出力正弦波を位相シフトする。こ
れにより第１のサンプリング・クロックも位相シフトさ
れる。第２のサンプリング・クロック発生回路では遅延
回路経由の外部トリガ信号入力以降において前記位相シ
フトされた第１のサンプリング・クロックに同期した第
２のサンプリング・クロックを発生する。これにより、
ＤＤＳは基本クロックに同期して正弦波を出力するが、
第２のサンプリング・クロック発生回路からは、外部ト
リガに同期し正弦波の周期と同じ周期の第２のサンプリ
ング・クロックを得ることができる。

【００１３】

【実施例】以下図面を用いて本発明を詳しく説明する。
図１は本発明に係る波形発生器のトリガ同期化回路の一
実施例を示す要部構成図である。本発明は図３の従来例
におけるクロック・コントローラ２の部分に相当するも
のであり、ＤＤＳを用いてトリガに同期した第１のサン
プリング・クロックを作成し、この第１のサンプリング
・クロックに基づき第２のサンプリング・クロックを出
力するものである。この第２のサンプリング・クロック
は波形発生器の波形メモリ（図示しない）から波形デー
タを読み出すためのサンプリング・クロックとして利用
される。

【００１４】図において、１０はタイムインターバル・
カウンタであり、外部トリガ入力時点から、それ以後の
第１のサンプリング・クロックの最初の立ち上がりまで
の時間を高精度に計測するものである。このタイムイン
ターバル・カウンタは、例えばその時間差をアナログ的
に計測し、得られた計測値をデジタル化して出力するよ
うに構成されたものである。

【００１５】１１はメモリであり、時間差に応じた位相
シフト量のテーブルを持ち、タイムインターバル・カウ
ンタ１０の出力（時間差）をアドレスとして受けると、
そのアドレスの内容である位相シフト量を出力する。１
２は外部トリガが入力された時だけオンになるスイッ
チ、１４はスイッチ１２の出力と第１のラッチ１３の出
力とを加算する第１の加算器である。ラッチ１３にはサ
ンプリング・クロックの周波数に関連する値Ｎが設定さ
れている。

【００１６】第２の加算器１５、第２のラッチ１６、第
２のメモリ１７、ＤＡ変換器１８およびローパスフィル
タ１９から成るＤＤＳ部分は、従来例で説明したＤＤＳ
部と同等であるので更なる説明は省略する。ただ第２の
メモリ１７の波形データはサンプリング・クロックを得
るためのものであり、ここでは正弦波データが記憶され
ている。２０はローパスフィルタ１９の出力波形を０レ
ベルと比較する比較器であり、ローパスフィルタ１９の
出力波形の正負に対応した矩形波信号、すなわちローパ
スフィルタの出力が０より大きい場合はＨＩＧＨ、小さ
い場合はＬＯＷの信号（以下この信号を第１のサンプリ
ング・クロックという）を出力する。

【００１７】２２はＤ形のフリップフロップであり、そ
のＤ入力端には遅延回路２１経由の外部トリガが加えら
れ、クロック入力端には比較器２０の出力すなわち第１
のサンプリング・クロックが入力される。遅延回路２１
は所定の時間tdだけ外部トリガを遅延させるものであ
る。２４はゲートであり、フリップフロップ２２の反転
出力とインバータ２３経由の第１のサンプリング・クロ
ックを受け、反転出力がＬＯＷの時のみ第１のサンプリ
ング・クロックを通過させる。このゲートの出力が第２
のサンプリング・クロックである。なお、フリップフロ
ップ２２、インバータ２３、ゲート２４から成る部分
は、遅延回路の出力と前記第１のサンプリング・クロッ
クを受け、第１のサンプリング・クロックの周期が安定
化した後その第１のサンプリング・クロックに同期した
第２のサンプリング・クロックを出力するものであり、
ここでは第２のサンプリング・クロック発生回路と呼
ぶ。

【００１８】このような構成における動作を図２を参照
して次に説明する。なお、図２では説明を簡略化するた
めに正弦波の周期は基本クロックの４クロック分である
場合を例にとってある。 (1) 外部トリガ入力前 通常の状態ではスイッチ１２はオフとなっていて第２の
加算器１５の一方の入力には第１の加算器１４経由のラ
ッチ１３の設定値Ｎが入力されていて、第２のラッチ１
６の出力端からは基準クロック（図２の（ａ））の入力
ごとにＮずつ増加するアドレスが得られる。そしてこの
アドレスで第２のメモリ１７がアクセスされ、当該アド
レスの内容（正弦波の波形データ）が読み出される。こ
の波形データはＤＡ変換器１８でアナログ化され、さら
にローパスフィルタ１９を通して滑らかな波形（正弦
波）に整形されて出力される（図２の（ｄ））。比較器
２０はこの正弦波信号を０レベルと比較し正弦波信号と
同じ周期の矩形波信号（第１のサンプリング・クロッ
ク：図２の（ｃ））を出力する。

【００１９】このようにして一定周期の第１のサンプリ
ング・クロックが発生するが、外部トリガ入力前におい
ては遅延回路２１の出力もＬＯＷであり、このためフリ
ップフロップ２２もセットされず、その反転出力はＨＩ
ＧＨの状態が維持されたままである。そのため第１のサ
ンプリング・クロックはゲート２４において通過禁止と
なっていて、第２のサンプリング・クロックはＬＯＷの
状態に保持されている。

【００２０】(2) 外部トリガ入力後 タイムインターバル・カウンタ１０では、外部トリガ
（図２の（ｂ））が立ち上がりから、その後に現れる第
１のサンプリング・クロックの立ち上がりまでの時間
（図２のt1）を計測する。時間差t1はデジタル化され、
メモリ１１にアドレスとして与えられる。メモリ１１は
そのアドレスの内容すなわち時間差t1に対応した位相シ
フト量Ｍ（時間差t1とＭは逆比例の関係にある）を出力
する。メモリから位相シフト量Ｍが出力されると、図２
の（ｅ）に示すようにスイッチ１２がオンになりＭが第
１の加算器１４に入力される。第１の加算器では直ちに
他方の入力の設定値Ｎと加算し、加算値（Ｎ＋Ｍ）を第
２の加算器１５に入力する。第２の加算器１５では第２
のラッチ１６の出力（前回の加算値Ｎi ）と（Ｎ＋Ｍ）
を加算する。そして次の基本クロックパルスで加算値
（Ｎi ＋Ｎ＋Ｍ）がラッチ１６にラッチされ、その値が
メモリ１７に対してアドレスとして入力される。なおス
イッチ１２は図２の（ｅ）に示すようにこの時点ですで
にオフとなっている。第２のメモリ１７のアドレスが
（Ｎi ＋Ｎ＋Ｍ）になると、出力波形は図２の（ｄ）に
示すように位相シフトする（正弦波が不連続となったと
ころ）。

【００２１】その後は基準クロックが入るたびにＮずつ
増加するアドレスが第２のメモリ１７に与えられ、メモ
リ１７からは図２の（ｄ）に示すように位相シフトはし
たが周期は以前と同じ正弦波データが出力される。一方
フリップフロップ２２のＤ入力端には遅延回路２１によ
り図２の（ｆ）に示すように時間td（一定の時間）だけ
遅延した外部トリガが加えられる。これによりゲート２
４が開き、インバータ２３で反転した第１のサンプリン
グ・クロックがゲートを通過し、第２のサンプリング・
クロックとして出力される（図２の（ｇ））。このよう
にして外部トリガの立ち上がりからＴだけ後に第２のサ
ンプリング・クロックを発生させることができる。この
Ｔ時間は外部トリガの入力のタイミングにかかわらず常
に一定である。一定であることを示す他の例についての
説明は後述する。

【００２２】要するに、図２の（ｃ）および（ｄ）から
も明らかなように、時間差t1に見合った位相シフト量Ｍ
がメモリ１１から出力され、これに起因して第２のメモ
リ１７に対して一度だけＭだけシフトしたアドレスが与
えられ、その後は従前通りＮずつ増加するアドレスとな
ることによって、比較器２０から出力される第１のサン
プリング・クロックは途中で一度位相シフトし、その後
基準クロックとは同期しないが外部トリガには同期した
第１のサンプリング・クロックが得られる。

【００２３】異なるタイミングで入力された外部トリガ
に対する場合を図２の（ｈ）〜（ｌ）に示す。この場合
は時間差t2に対応した位相シフト量ｍだけアドレスが一
度変化する。これにより比較器２０の入力は図２の
（ｊ）のように負の値に変化し、それに伴って第１のサ
ンプリング・クロックも図２の（ｉ）のように一時期Ｌ
ＯＷに変化する。しかし、遅延回路２１の出力がＬＯＷ
の間はこのような変化が生じてもフリップフロップ２２
にはなんら影響しない。その後、上記の場合と同様にし
て第２のサンプリング・クロックは、外部トリガの立ち
上がり時点からＴ時間経過した時点より発生する。以上
のようにして、ＤＤＳからは基本クロックに同期した正
弦波が出力されるが、第２のサンプリング・クロックは
外部トリガに同期した信号となる。

【００２４】

【発明の効果】以上説明したように本発明によれば、Ｄ
ＤＳにより発生する第１のサンプリング・クロックの位
相を任意に変化させることができるので、はじめに外部
トリガと第１のサンプリング・クロックの位相差を測定
し、これによりＤＤＳの位相差を設定し、外部トリガと
第２のサンプリング・クロックの同期化を可能とする。
その結果、第２のサンプリング・クロックの外部トリガ
との非同期誤差によるジッタの発生を防止することがで
きる。

【図面の簡単な説明】

【図１】本発明に係るトリガ同期化回路の一実施例を示
す要部構成図である。

【図２】動作を説明するためのタイムチャートである。

【図３】ファンクション・ジェネレータの従来例を示す
構成図である。

【図４】ＤＤＳの構成を示す図である。

【図５】ＤＤＳの出力波形の周期を説明するための図で
ある。

【図６】ファンクション・ジェネレータにおけるクロッ
クコントローラの動作を説明するためのタイムチャート
である。

【符号の説明】

１０ タイムインターバル・カウンタ １１ 第１のメモリ １２ スイッチ １３ 第１のラッチ １４ 第１の加算器 １５ 第２の加算器 １６ 第２のラッチ １７ 第２のメモリ １８ ＤＡ変換器 １９ ローパスフィルタ ２０ 比較器 ２１ 遅延回路 ２２ Ｄ形フリップフロップ ２３ インバータ ２４ ゲート

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】正弦波を発生するデジタル・ダイレクト・
   シンセサイザと、 このデジタル・ダイレクト・シンセサイザの出力の正負
   に対応した矩形波信号である第１のサンプリング・クロ
   ックを得る比較器と、 外部トリガの入力時点からその後の第１のサンプリング
   ・クロックの最初の立ち上がりまでの時間差を計測しデ
   ジタル化して出力するタイムインターバル・カウンタ
   と、 時間差に応じた位相シフト量のテーブルを持ち、前記時
   間差に対応する位相シフト量を出力する第１のメモリ
   と、 所定の期間のみオンとなるスイッチと、 外部トリガを所定の時間遅延して出力する遅延回路と、 この遅延回路の出力と前記第１のサンプリング・クロッ
   クを受け、第１のサンプリング・クロックの周期が安定
   化した後その第１のサンプリング・クロックに同期した
   第２のサンプリング・クロックを出力する第２のサンプ
   リング・クロック発生回路を具備し、前記タイムインタ
   ーバル・カウンタで測定した時間差に応じた位相シフト
   量を第１のメモリよりスイッチ経由でデジタル・ダイレ
   クト・シンセサイザに与えて正弦波の位相シフトを行
   い、前記第２のサンプリング・クロックが前記外部トリ
   ガに同期するようにしたことを特徴とする波形発生器の
   トリガ同期化回路。