JP4250715B2 - トリガｄｄｓ信号発生装置 - Google Patents

Description

本発明は、パルス又はファンクション発生装置に関し、特にトリガを受けてから一定時間後に、正確で安定した出力周波数を維持したパルス又は波形を発生するトリガ・ダイレクト・デジタル・シンセシス（ＤＤＳ）信号発生装置に関する。

ＤＤＳを利用する利点は、出力周波数が非常に正確で安定していることである。その出力周波数は、位相アキュムレータ及びＤＤＳクロックで定まる。位相アキュムレータ回路でのタイミング・エラーは、一般にＤＤＳクロックでのエラーに比較すれば非常に小さいものである。ＤＤＳクロックは、通常、水晶制御発振器（ＶＸＣＯ）を基準にした位相ロックループ（ＰＬＬ）から導出される。これによって、ＤＤＳクロックは相対的に正確で安定なものとなり、発生する信号周波数も正確で安定なものとなる。

パルス発生装置には、通常、トリガ・モード動作がある。このモードでは、入力端子にトリガ信号を受けた後に出力パルスに発生する。ＤＤＳを用いてトリガ動作を実現する１つの方法は、トリガ信号を受けた後の次のＤＤＳクロックで出力パルスの生成を開始するものである。この方法では、ＤＤＳクロックの１周期分だけ時間が不確定になる。これは、パルス発生装置を利用する多くの場合において、都合が悪い。ＤＤＳを用いてトリガ動作を実現する別の方法は、出力パルスを生成した後にＤＤＳクロックを停止して、トリガ信号を待つものがある。トリガ信号が来たとき、ＤＤＳクロックの動作を開始させ、新しい出力パルスが生成される。この形式のクロックは、ゲーテッド・クロック（gated clock）と呼ばれることがある。この方法の一番の欠点は、発振を開始及び停止するときに、発振器を基準クロックに位相ロックするのが困難なことである。また、ゲート型の発振器には、動作開始時に周波数変動が現れることが多い。正確な動作とトリガ動作を両立するには、ＤＤＳ信号発生装置に２つのクロックを設けるようにしても良い。１つは、位相ロック発振器で、正確であるが、トリガ・モードで使用することができないもの。もう１つのクロックは、あまり正確ではないが、トリガ・モードを実現できるよう動作停止及び開始できるものである。このようなＤＤＳ信号発生装置は、トリガ・モードで動作時は、周波数の精度が大きく低下する仕様となる。ＤＤＳを用いた信号発生については、例えば、米国特許第５５３９３４６号を参照されたい。
米国特許第５５３９３４６号 米国特許出願番号１０／７３９５９１

従来のＤＤＳ信号発生装置でトリガ・モードを実現した場合、出力信号の周波数を正確で安定したものにしようとすると、トリガ信号を受けてから出力信号を発生するまでの時間を一定にできなかった。その一方、トリガ信号を受けてから一定時間後に出力信号を発生しようにすると、今度は出力信号の周波数を正確で安定したものにするのが困難であった。

こうしたことから、正確で安定した周波数を維持しながら、トリガ信号を受けてから一定時間後に出力信号を発生できる装置が望まれている。

本発明によるＤＤＳ信号発生装置は、ＤＤＳクロックに応答して位相増加量を累積し、所望の出力信号を納めた波形ルックアップ・テーブルをアドレスするための位相アキュムレータ値を生成する。時間測定回路は、トリガ信号の到着とそれに続くＤＤＳクロックのサイクルの間の時間間隔を測定し、この時間間隔を用いて初期位相アキュムレータ値を調整し、トリガ信号の到着時刻と所望信号の出力との間を一定時間に維持する。

本発明の目的、効果、新規性は、以下の詳細な記載、特許請求の範囲の記載及び図面を読むことで明らかとなろう。

本発明は、電圧水晶制御発振器（ＶＸＣＯ）や電圧制御温度補償水晶発振器（ＶＣＴＣＸＯ）のような基準クロックに常に位相ロックしたＤＤＳクロック発振器を用いて、トリガ動作を実現する。トリガ信号が到着すると、トリガ信号とそれに続くＤＤＳクロックのサイクルの間の時間が測定される。この測定時間は、ＤＤＳ回路中の位相アキュムレータ用の位相アキュムレータ値の初期値（初期位相アキュムレータ値）を計算するのに利用される。このため、トリガ信号と出力パルス信号の開始の間の時間が一定になる。トリガ動作中もＤＤＳクロックが乱されることがないので、出力パルス信号の周波数精度が悪化することはない。時間を測定した後、位相アキュムレータのデジタル的な計算及び調整は充分に良好なので、大きなエラーが出力パルス信号に伝わることはない。大きなエラーが生じるとすれば、トリガ信号とそれに続くＤＤＳクロック・サイクルの間の時間測定に原因がある。このエラーは、ジッタ、つまり、トリガ信号の到着と出力パルス信号の発生との間の時間変動として現れる。適切な手当をすることで、このエラーを十分に小さくでき、パルス発生装置はトリガ動作と非常に優れた周波数精度とを獲得できる。

図１は、本発明によるＤＤＳパルス発生装置の一例のブロック図である。ここでは、トリガ回路と、ＤＤＳパルス発生装置の一部を示している。トリガ信号は、トリガ・イネーブル信号でイネーブルされたとき、トリガ・フリップフロップ１２をクロックするのに使用される。トリガ・フリップフロップ１２の出力は、イネーブルされ、且つ、トリガ信号が現れる前までは“０"に維持され、トリガ信号が現れた時点で出力が”１”になる。トリガ・フリップフロップ１２の出力、言い換えると、”過去に使った使用済（used）”のトリガは、時間測定回路１４に開始信号として入力される。時間測定回路１４は、周知のどのようなタイプでも良い。使用済トリガは、直列の同期フリップフロップ１６及び１８（この実施例では２個）を有するトリガ同期回路にも入力される。トリガ信号を受けた次のＤＤＳクロック・サイクルでは、トリガ・フリップフロップ１２の出力からの”１”がクロックされて第１同期フリップフロップ１６に入り、続くＤＤＳクロック・サイクルにおいて、第２同期フリップフロップ１８に入り、ＤＤＳクロックに同期したトリガ基準信号を供給する。このトリガ基準信号は、時間測定回路１４では時間測定停止信号として機能する。トリガ基準信号は遅延回路２０にも入力される。遅延回路２０は、時間測定回路１４及び時間変換ルックアップ・テーブル（ＬＵＴ）２２での処理時間を補償するため、一定数のクロック・サイクルの後、１サイクルの出力信号を出力する。時間変換ルックアップ・テーブル２２は、時間測定回路１４からのｍビット時間測定値を初期位相アキュムレータ値に変換する。

米国特許出願番号１０／７３９５９１に開示されたＤＤＳパルス発生装置の例では、マイナスの位相アキュムレータ値を位相アキュムレータ値の初期値として使用し、出力にプラスの値が生じるまで、カウント・アップする。図１にあるように、位相マルチプレクサ（ＭＵＸ）２４は、位相増加量と、位相増加量から法（modulo）の値、つまり出力信号の周期の値を引いたものを入力として受ける。位相マルチプレクサ２４の出力は、アキュムレータ２６に入力され、これの出力は初期値マルチプレクサ２８に入力される。初期値マルチプレクサ２８の出力は、位相アキュムレータ・レジスタ３０に保持され、これの出力は、後続の処理において、波形ルックアップ・テーブル（ここでは図示せず）用のアドレスに変換される。位相アキュムレータ・レジスタ３０の出力は、アキュムレータ２６にもフィードバックされ、位相マルチプレクサ２４がデータ出力を選択するのに符号ビットが使用される。即ち、符号がマイナスの間は位相増加量が選択され、符号がプラスになったら位相増加量から法の値を引き算したものが選択される。初期値マルチプレクサ２８のもう一方の入力は、時間変換ルックアップ・テーブル２２からのｎビットの初期位相アキュムレータ値である。初期値マルチプレクサ２８の出力は、遅延回路２０からの遅延１サイクル・トリガ基準信号で定まる。

動作上、トリガ・フリップフロップ１２は、入力のトリガ信号がハイに変わって、且つフリップフロップ１２がイネーブルされているときにセットされる。トリガ・フリップフロップ１２は、トリガ回路が別のトリガ信号を受ける準備ができたときだけイネーブルされる。同期フリップフロップ１６及び１８は、使用済トリガ信号をＤＤＳクロックに同期させる。第１同期フリップフロップ１６は、ときどき不安定状態（metastable）になるので、第２同期フリップフロップ１８によって、トリガ基準信号が時間測定回路１４に良い状態で入力されるのを確実にしている。もしＤＤＳクロック速度が非常に早く、１クロック周期では安定するのに十分な時間が得られない場合には、２つよりも多い数の同期フリップフロップを用いても良い。時間測定回路１４は、使用済トリガ信号とトリガ基準信号の間の時間を測定し、時間変換ルックアップ・テーブル２２に入力されるｍビット・デジタル時間測定値を生成する。ルックアップ・テーブル２２には、測定したｍビット・デジタル時間測定値をｎビット初期位相アキュムレータ値に変換する値が予めロードされている。遅延回路２０の出力パルスは、１ＤＤＳクロック・サイクルの間に、ＤＤＳ回路の位相アキュムレータ部分にある初期値マルチプレクサ２８を切り替えて、位相アキュムレータに初期位相アキュムレータ値をロードする。位相アキュムレータ・レジスタ３０の出力は、通常、マイナスの位相（−ＰＨＡＳＥ、つまり、マイナスの法（-modulo））と−１の間で変動する。時間変換ルックアップ・テーブル２２中の値は、マイナスの位相（-PHASE）よりもマイナスであり、トリガ信号の後の最初の位相アキュムレータ値を、トリガ信号から信号出力開始までの時間を一定にするのに必要な量だけマイナスにする。

図２は、トリガを掛けない場合の本発明によるＤＤＳパルス発生装置の通常の出力を示している。このとき、位相増加量は１０、サンプル・レートは２ｎｓ（ナノ秒）である。位相アキュムレータ・レジスタ３０からのマイナスの値は、上述の米国特許出願（特許文献２）に開示するように、結果的にプラスの値に変換される。所望のパルス波形は、立ち上がり時間が５ｎｓ、ピーク値が５ｎｓ、立ち下がり時間が５ｎｓであり、続いてロー・レベルになる。対応する位相アキュムレータ値と得られる波形ルックアップ・テーブル（ＬＵＴ）の値は、隣の表に示されている。図３は、ＤＤＳクロック・サイクルの１０番目までの時間値を初期位相アキュムレータ値（φ）に変換するための表を示し、合わせて、初期位相アキュムレータ値が、ある時点では測定時間の関数である量“ｘ”だけ−PHASEよりマイナスであることを示すタイム・ラインを示している。図４及び図５は、それぞれの測定時間が０.５のサンプルと０のサンプルである点を除けば、図２と同じである。このとき、トリガ信号はサンプルＮで生じている。図６は、トリガ信号から同じ時間だけ遅延して得られる図４及び図５によるパルス信号を示しており、これらは、波形ルックアップ・テーブル中では異なるデータが記録されていても、サンプル・ポイントは同じ波形を形成する。

上述では、パルス発生装置及び出力パルスの生成について記載したが、記載のトリガによる動作は、トリガに応じて出力するのであれば、どのようなタイプのＤＤＳ信号発生装置についても適用できる。ＤＤＳクロックを変更しないまま、測定時間を位相アキュムレータ値の調整に利用する以外でも、測定時間はＤＤＳクロックを遅延するのに利用しても良く、これによってトリガ信号の到着と遅延ＤＤＳクロックの間の時間が一定になる。そのような回路は、多数の形態が考えられる。１形態としては、時間測定でデジタル値を生成し、これを利用して、遅延の要素を加えるか除去し又は遅延の要素を調整することによって、ＤＤＳクロックのパスに遅延を加えたり、遅延を除去するものである。他の形態としては、ＤＤＳクロックの初期バージョンが２位相又は３位相クロックである。トリガ信号が到着したとき、各位相の大きさを求める、つまり、トリガ信号とＤＤＳクロック間の時間を効果的に測定するものである。そして位相の大きさは、位相調整したＤＤＳクロックを生成するのに利用されるので、トリガ信号の到着と調整されたＤＤＳクロック間の時間は一定である。

トリガ・モードでは、信号発生装置がパルス、バースト又は掃引の生成を終えたとき、信号の発生を停止してトリガ信号が来るのを待ち始める。ＤＤＳ回路が、アイドリング（idle）モードに入るのである。アイドリング・モードの一例は、位相アキュムレータがゼロになってしまうときで、ここでゼロとは、ルックアップ・テーブル中の波形の特に最初の点を特定するものである。トリガ信号が到着すると、使用済トリガ信号とＤＤＳクロックに同期したトリガ基準信号との間の時間が測定される。測定が完了すると、初期位相アキュムレータ値がルックアップ・テーブルで求められる。この値は、波形を調整するのに必要な量なので、トリガ信号の到着と波形の開始の間の時間を一定にするのに必要な時間量だけ遅延される。この初期値は、位相アキュムレータに入れられて、通常の信号発生動作が進められる。

複数のＤＤＳ回路を並列に用いて高速なデータ処理を実現しようとすると、トリガ動作は複雑になる。ＤＤＳクロックに対するトリガ信号の時間を測定した時間測定回路は、ゼロから位相増加量の範囲の値を生成する。ＤＤＳ回路が１個の場合では、各ＤＤＳクロック・サイクルでは１データ・ワードだけが生成されるので、この値は常に１位相増加量よりも小さい。しかし、ｎ個のＤＤＳ回路が並列に動作する場合では、位相比較値に対する調整が、ｎ個のデータ値とほぼ同じの大きさになることがある。波形の最初のｎ個のポイントをスキップしないことは重要である。位相アキュムレータ値が通常範囲の外へに行こうとしたために、位相アキュムレータの修正が引き算で行われたときは、常に初期ポイントが生成され、これによって、アドレス・マッピング回路は、これら値を波形ルックアップ・テーブル中の最初のポイントにマッピングする。位相アキュムレータが通常の方法で増加を開始すると、位相アキュムレータ値は、再度、通常の値の範囲内に入り、波形はそのまさに最初のポイントから生成が始まる。

以上のように本発明によるＤＤＳパルス発生装置は、トリガ信号の到着と内部クロック間の時間間隔を測定し、測定した時間間隔を用いて位相アキュムレータ値又は遅延ＤＤＳクロックのどちらかを調整するので、トリガ信号の到着と出力パルス間の時間間隔を一定に保つことができる。よって、外部回路の任意の信号をトリガ信号として利用し、これに応じて所望の信号を発生させる用途に幅広く利用可能である。

本発明によるＤＤＳパルス発生装置の一例のブロック図である。 本発明によるパルス信号発生を説明するグラフと表の例である。 ルックアップ・テーブルで用いる本発明による測定時間の変換表の例である。 本発明によってトリガ信号とパルス出力間の時間を一定にした場合において、測定時間が０．５の場合の位相アキュムレータ値と波形ルックアップ・テーブルの値を示す表の例である。 図４と異なる測定時間における位相アキュムレータ値と波形ルックアップ・テーブルの値を示す表の例である。 図４及び図５の例を波形として示した波形図である。

符号の説明

１２ フリップフロップ
１４ 時間測定回路
１６ 第１同期フリップフロップ
１８ 第２同期フリップフロップ
２０ 遅延回路
２２ 時間変換ルックアップ・テーブル
２４ 位相マルチプレクサ
２６ アキュムレータ
２８ 初期値マルチプレクサ
３０ 位相アキュムレータ・レジスタ

Claims (1)

1. ＤＤＳクロックに応じて位相増加量を累積して、波形ルックアップ・テーブルをアドレスするための位相アキュムレータ値を生成し、所望の出力信号を供給するトリガＤＤＳ信号発生装置であって、
   トリガ信号の到着とＤＤＳクロックのその次のサイクルの間の時間間隔を測定する時間測定手段と、
   上記時間間隔を初期位相アキュムレータ値に変換する変換手段と、
   上記トリガ信号に応じて、上記位相アキュムレータ値として上記初期位相アキュムレータ値を選択する選択手段と
   を具えるトリガＤＤＳ信号発生装置。

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