JP3047254B2 - レーザーダイオード・コントローラ装置 - Google Patents
レーザーダイオード・コントローラ装置Info
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- JP3047254B2 JP3047254B2 JP3070023A JP7002391A JP3047254B2 JP 3047254 B2 JP3047254 B2 JP 3047254B2 JP 3070023 A JP3070023 A JP 3070023A JP 7002391 A JP7002391 A JP 7002391A JP 3047254 B2 JP3047254 B2 JP 3047254B2
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Description
【０００１】
【産業上の利用分野】本発明は、複写機、プリンタなど
の画像形成装置に用いられ画像データを書き込むための
レーザーダイオード・コントローラ装置に関する。
の画像形成装置に用いられ画像データを書き込むための
レーザーダイオード・コントローラ装置に関する。
【０００２】
【従来の技術】レーザーダイオードを発光制御するため
のパルス幅変調(ＰＷＭ)出力を得る手段として、従来、
図３に例示する回路構成のレーザーダイオード・コント
ローラ装置で行なっていた。
のパルス幅変調(ＰＷＭ)出力を得る手段として、従来、
図３に例示する回路構成のレーザーダイオード・コント
ローラ装置で行なっていた。
【０００３】 図３に示すようにゲ−トアレイで構成さ
れる論理回路１１と、複数個の遅延回路１２及び、論理
回路１３でなるＰＷＭ生成回路と、で構成される。
れる論理回路１１と、複数個の遅延回路１２及び、論理
回路１３でなるＰＷＭ生成回路と、で構成される。
【０００４】図示せざる水晶発振器を用いて基準画素ク
ロック(ＣＬＯＣＫ)を、精度を上げるため使用する周波
数ｆの２倍に設定し論理回路11に入力する。
ロック(ＣＬＯＣＫ)を、精度を上げるため使用する周波
数ｆの２倍に設定し論理回路11に入力する。
【０００５】この論理回路11にて上記外部から入力され
る基準画素クロックを使用周波数に分周(ｆ/２)し、該
基準画素クロックとは非同期な外部から同様に入力され
る同期位置信号(ＤＥＴ−Ｐ)と同期をとり、同期後の信
号をレーザー発光開始時間設定信号(Ｗ−ＣＬＫ)とし
て、遅延回路12及び論理回路13とで構成されるＰＷＭ生
成論理回路へ入力し、前記論理回路11から送信される書
込データ(Ｗ−ＤＡＴＡ)に相当するＰＷＭ波形出力を得
て、図示せざるレーザーダイオードの発光制御(ＯＮ/Ｏ
ＦＦ)及び発光時間の制御を行なっている。
る基準画素クロックを使用周波数に分周(ｆ/２)し、該
基準画素クロックとは非同期な外部から同様に入力され
る同期位置信号(ＤＥＴ−Ｐ)と同期をとり、同期後の信
号をレーザー発光開始時間設定信号(Ｗ−ＣＬＫ)とし
て、遅延回路12及び論理回路13とで構成されるＰＷＭ生
成論理回路へ入力し、前記論理回路11から送信される書
込データ(Ｗ−ＤＡＴＡ)に相当するＰＷＭ波形出力を得
て、図示せざるレーザーダイオードの発光制御(ＯＮ/Ｏ
ＦＦ)及び発光時間の制御を行なっている。
【０００６】
【発明が解決しようとする課題】しかし、上記図３に示
す従来の回路構成では、高同期精度及び多階調を実現し
ようとすると、水晶発振器で生成する基準画素クロック
（ＣＬＯＣＫ）の発振周波数を上げ、かつ、論理回路１
１で基準画素クロックの分周比をｆ／２からさらにｆ／
４，ｆ／６等に上げる必要がある。また、ＰＷＭ波形生
成のための遅延回路１２も高精度で、かつ、使用個数を
増加させる必要がある。
す従来の回路構成では、高同期精度及び多階調を実現し
ようとすると、水晶発振器で生成する基準画素クロック
（ＣＬＯＣＫ）の発振周波数を上げ、かつ、論理回路１
１で基準画素クロックの分周比をｆ／２からさらにｆ／
４，ｆ／６等に上げる必要がある。また、ＰＷＭ波形生
成のための遅延回路１２も高精度で、かつ、使用個数を
増加させる必要がある。
【０００７】ところで、基準画素クロックを得るための
発振器として、上述のように水晶発振器を用いており、
水晶発振器自体の周波数特性には限界がある。例えば、
最大27.5ＭＨz程度なるが故、分周後の目的とする周波
数の高周波化に対応できないという問題がある。
発振器として、上述のように水晶発振器を用いており、
水晶発振器自体の周波数特性には限界がある。例えば、
最大27.5ＭＨz程度なるが故、分周後の目的とする周波
数の高周波化に対応できないという問題がある。
【０００８】また、高精度の遅延回路は種類が少なく、
かつ、高価である。そして、遅延回路の個数を増加させ
ると、その実装基板の面積が大きくなり、装置の小型化
に対応できないという問題があった。
かつ、高価である。そして、遅延回路の個数を増加させ
ると、その実装基板の面積が大きくなり、装置の小型化
に対応できないという問題があった。
【０００９】本発明は、このような従来の問題を解決
し、低価格、小型化された装置により高同期精度及び多
階調化を実現することを目的とする。
し、低価格、小型化された装置により高同期精度及び多
階調化を実現することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、外部より入力
される基準画素クロックに位相同期させる手段は位相ロ
ックループにより行ない、レーザーダイオードのレーザ
ー発光開始時間の設定及びレーザー発光時間の設定の各
手段はバレルシフタ及びＰＷＭ制御を用いて高精度に行
なうことを特徴とする。
される基準画素クロックに位相同期させる手段は位相ロ
ックループにより行ない、レーザーダイオードのレーザ
ー発光開始時間の設定及びレーザー発光時間の設定の各
手段はバレルシフタ及びＰＷＭ制御を用いて高精度に行
なうことを特徴とする。
【００１１】
【作用】本発明によれば、外部より入力される基準画素
クロックは分周せずに位相ロックループを構成する電圧
制御発振器（ＶＣＯ）を利用しているため高周波発振が
可能であり、該電圧制御発振器の構成により同期精度が
Ｔ／Ｎ段（Ｔは１周期、Ｎは抽出数）と上げることがで
き、かつＴ／２Ｎ段の間隔で多階調が実現できる。
クロックは分周せずに位相ロックループを構成する電圧
制御発振器（ＶＣＯ）を利用しているため高周波発振が
可能であり、該電圧制御発振器の構成により同期精度が
Ｔ／Ｎ段（Ｔは１周期、Ｎは抽出数）と上げることがで
き、かつＴ／２Ｎ段の間隔で多階調が実現できる。
【００１２】そして、レーザーダイオードのレーザー発
光開始時間の設定は、ＶＣＯから取出した信号と、基準
画素クロックとは非同期の同期位置信号とによりバレル
シフタを動作させて行なう。また、ＰＷＭ出力はバレル
シフタ通過後の出力をＰＷＭパルス生成論理回路でＰＷ
Ｍ制御を行ないＰＷＭ波形をうる。
光開始時間の設定は、ＶＣＯから取出した信号と、基準
画素クロックとは非同期の同期位置信号とによりバレル
シフタを動作させて行なう。また、ＰＷＭ出力はバレル
シフタ通過後の出力をＰＷＭパルス生成論理回路でＰＷ
Ｍ制御を行ないＰＷＭ波形をうる。
【００１３】また、上記位相ロックループでなる位相同
期装置と、上記バレルシフタ、ＰＷＭパルス生成論理回
路等を含む同期位置検出兼ＰＷＭ波形出力発生装置は、
１チップ化が可能であり、従来の遅延回路を使用するよ
りも精度の均一化、低価格化、小型化が可能となる。
期装置と、上記バレルシフタ、ＰＷＭパルス生成論理回
路等を含む同期位置検出兼ＰＷＭ波形出力発生装置は、
１チップ化が可能であり、従来の遅延回路を使用するよ
りも精度の均一化、低価格化、小型化が可能となる。
【００１４】
【実施例】図１は、本発明の一実施例の回路構成図を示
し、図において、１は外部から入力される基準画素クロ
ック(ＣＬＯＣＫ)と電圧制御発振器(ＶＣＯ)２の発振出
力を比較する位相比較器(ＰＣ)、前記ＶＣＯ２は入力電
圧により発振周波数(図２)を調整できるものであり、半
導体素子を用いた定電流回路とインバータを数段用いて
発振回路を構成する。3は積分回路で構成されたローパ
スフィルタ(ＬＰＦ)、４は該ＬＰＦ(積分回路)３の出力
を入力とする入力電圧対周波数依存性変化用リファレン
ス回路(ＶＲＥＦ)で、このリファレンス回路の出力が上
記ＶＣＯ２の入力電圧となる。
し、図において、１は外部から入力される基準画素クロ
ック(ＣＬＯＣＫ)と電圧制御発振器(ＶＣＯ)２の発振出
力を比較する位相比較器(ＰＣ)、前記ＶＣＯ２は入力電
圧により発振周波数(図２)を調整できるものであり、半
導体素子を用いた定電流回路とインバータを数段用いて
発振回路を構成する。3は積分回路で構成されたローパ
スフィルタ(ＬＰＦ)、４は該ＬＰＦ(積分回路)３の出力
を入力とする入力電圧対周波数依存性変化用リファレン
ス回路(ＶＲＥＦ)で、このリファレンス回路の出力が上
記ＶＣＯ２の入力電圧となる。
【００１５】 これら位相比較器（ＰＣ）１，電圧制御
発振器（ＶＣＯ）２，ロ−パスフィルタ（ＬＰＦ）３及
びリファレンス回路（ＶＲＥＦ）４で位相ロックループ
（ＰＬＬ）を構成する。ここでＰＣ−ＯＵＴはＰＬＬの
ロック検出信号、ＬＰ−ＯＵＴはＬＰＦ３への位相比較
検出信号、ＶＲＥＦ−ＯＵＴはＬＰＦ３の積分出力（積
分電圧）である。
発振器（ＶＣＯ）２，ロ−パスフィルタ（ＬＰＦ）３及
びリファレンス回路（ＶＲＥＦ）４で位相ロックループ
（ＰＬＬ）を構成する。ここでＰＣ−ＯＵＴはＰＬＬの
ロック検出信号、ＬＰ−ＯＵＴはＬＰＦ３への位相比較
検出信号、ＶＲＥＦ−ＯＵＴはＬＰＦ３の積分出力（積
分電圧）である。
【００１６】
【外１】
【００１７】 該当する同期位置信号を抽出し、レーザ
ー発光開始時間設定（ＷーＣＬＫ）を得るバレルシフタ
（Ｂ・Ｓ）、７は該バレルシフタの出力を用いて前記レ
ーザー発光開始時間設定信号（Ｗ−ＣＬＫ）により送ら
れてくる書込データ（Ｗ−ＤＡＴＡ）に相当するレーザ
ー発光時間をＰＷＭ制御により設定するＰＷＭパルス生
成論理回路（ＰＷＭ・ ＰＧＬ）、８はレジスタ−で構
成された書込データインターフェース、９は上記ＰＷＭ
・ＰＧＬ７からのＰＷＭパルスで、書込データ（Ｗ−Ｄ
ＡＴＡ）との同期をとってＰＷＭ波形（ＰＷＭ−ＯＵ
Ｔ）を出力する同期パルス選択回路（Ｓ・Ｐ・Ｓ）であ
る。
ー発光開始時間設定（ＷーＣＬＫ）を得るバレルシフタ
（Ｂ・Ｓ）、７は該バレルシフタの出力を用いて前記レ
ーザー発光開始時間設定信号（Ｗ−ＣＬＫ）により送ら
れてくる書込データ（Ｗ−ＤＡＴＡ）に相当するレーザ
ー発光時間をＰＷＭ制御により設定するＰＷＭパルス生
成論理回路（ＰＷＭ・ ＰＧＬ）、８はレジスタ−で構
成された書込データインターフェース、９は上記ＰＷＭ
・ＰＧＬ７からのＰＷＭパルスで、書込データ（Ｗ−Ｄ
ＡＴＡ）との同期をとってＰＷＭ波形（ＰＷＭ−ＯＵ
Ｔ）を出力する同期パルス選択回路（Ｓ・Ｐ・Ｓ）であ
る。
【００１８】これらタップ選択回路(ＴＡＰ・Ｓ)５，バ
レルシフタ(Ｂ・Ｓ)６及びＰＷＭパルス生成論理回路
(ＰＷＭ・ＰＧＬ)７で同期位置検出兼ＰＷＭ波形出力発
生装置を構成する。
レルシフタ(Ｂ・Ｓ)６及びＰＷＭパルス生成論理回路
(ＰＷＭ・ＰＧＬ)７で同期位置検出兼ＰＷＭ波形出力発
生装置を構成する。
【００１９】次に上記回路構成の動作を説明する。ま
ず、外部より周波数ｆＨzの基準画素クロック(ＣＬＯＣ
Ｋ)が位相比較器(ＰＣ)１に入力されると、電圧制御発
振器(ＶＣＯ)２の発振出力(図２に出力波形を示す)と、
基準画素クロックの位相比較を行ない、位相の進み、遅
れを検出する。
ず、外部より周波数ｆＨzの基準画素クロック(ＣＬＯＣ
Ｋ)が位相比較器(ＰＣ)１に入力されると、電圧制御発
振器(ＶＣＯ)２の発振出力(図２に出力波形を示す)と、
基準画素クロックの位相比較を行ない、位相の進み、遅
れを検出する。
【００２０】この位相比較検出信号(ＬＰ−ＯＵＴ)をＬ
ＰＦ３を構成する積分回路の充放電制御信号として、Ｖ
ＲＥＦ４の入力電圧レベルを可変し、ＶＣＯ２の発振周
波数を基準画素クロックに同期させる。つまり、このよ
うな動作により位相ロックループ(ＰＬＬ)を作ることと
なり、ロックしたか否かはロック検出信号ＰＣ−ＯＵＴ
で確認できる。
ＰＦ３を構成する積分回路の充放電制御信号として、Ｖ
ＲＥＦ４の入力電圧レベルを可変し、ＶＣＯ２の発振周
波数を基準画素クロックに同期させる。つまり、このよ
うな動作により位相ロックループ(ＰＬＬ)を作ることと
なり、ロックしたか否かはロック検出信号ＰＣ−ＯＵＴ
で確認できる。
【００２１】また、ＶＲＥＦ４の機能は本ＶＲＥＦ４を
含めて本回路を１チップで構成しているので、チップ外
(ＶＲＥＦ４)から見たとき入力電圧対周波数依存性を変
化させるためＶＲＥＦ４を有し、操作パネル(図略)等か
らの選択信号(ＳＥ)により、例えば、２つの発振周範囲
が選べるようになっている。
含めて本回路を１チップで構成しているので、チップ外
(ＶＲＥＦ４)から見たとき入力電圧対周波数依存性を変
化させるためＶＲＥＦ４を有し、操作パネル(図略)等か
らの選択信号(ＳＥ)により、例えば、２つの発振周範囲
が選べるようになっている。
【００２２】また、ＶＣＯ２の発振周波数が基準画素ク
ロックに対し、進み位相の場合は進み分だけ位相比較検
出信号(ＬＰ−ＯＵＴ)が“Ｈ”レベルで出力し、その時
間において、ＬＰＦ３の積分回路の電圧レベルが変化
し、ＶＣＯ２の発振回路を構成するインバータのＰチャ
ネルのゲート電圧が高くなり、インバータを流れる電流
が減少し、発振周波数が基準画素クロックに同期する。
また、遅れ位相の場合は上記と逆の動作により発振周波
数が基準画素クロックに同期する。
ロックに対し、進み位相の場合は進み分だけ位相比較検
出信号(ＬＰ−ＯＵＴ)が“Ｈ”レベルで出力し、その時
間において、ＬＰＦ３の積分回路の電圧レベルが変化
し、ＶＣＯ２の発振回路を構成するインバータのＰチャ
ネルのゲート電圧が高くなり、インバータを流れる電流
が減少し、発振周波数が基準画素クロックに同期する。
また、遅れ位相の場合は上記と逆の動作により発振周波
数が基準画素クロックに同期する。
【００２３】このようにして、基準画素クロックとＶＣ
Ｏの発振周波数が同期した後では、図２に示すようなＶ
ＣＯ２の出力波形が得られ、解像度分(ＶＣＯ出力間デ
ィレイ)の位相のずれた信号が得られ、従来の遅延回路
の働きをさせることができる。
Ｏの発振周波数が同期した後では、図２に示すようなＶ
ＣＯ２の出力波形が得られ、解像度分(ＶＣＯ出力間デ
ィレイ)の位相のずれた信号が得られ、従来の遅延回路
の働きをさせることができる。
【００２４】図２に示すＶＣＯ２の出力と、外部から入
力される基準画素クロック(ＣＬＯＣＫ)と非同期の同期
位置信号(ＤＥＴ−Ｐ)とにより、該ＤＥＴ−Ｐ信号の
“Ｌ”から“Ｈ”への変化点の後にある一番近いＶＣＯ
２の出力(“Ｌ”から“Ｈ”の変化をとる出力波形)をタ
ップ選択回路(ＴＡＰ・Ｓ)５で選択する。つまり、
力される基準画素クロック(ＣＬＯＣＫ)と非同期の同期
位置信号(ＤＥＴ−Ｐ)とにより、該ＤＥＴ−Ｐ信号の
“Ｌ”から“Ｈ”への変化点の後にある一番近いＶＣＯ
２の出力(“Ｌ”から“Ｈ”の変化をとる出力波形)をタ
ップ選択回路(ＴＡＰ・Ｓ)５で選択する。つまり、
【００２５】
【外２】
【００２６】選択回路(ＴＡＰ・Ｓ)５の出力をバレルシ
フタ(Ｂ・Ｓ)６のシフト数を決める入力データとして、
バレルシフタ６へ入力する。
フタ(Ｂ・Ｓ)６のシフト数を決める入力データとして、
バレルシフタ６へ入力する。
【００２７】バレルシフタ６は、上記入力データを受け
て相当するビット数のシフトを行ない、同期位置信号
(ＤＥＴ−Ｐ)に対し、ＶＣＯ２の出力の同期位置検出を
行ない、シフト後の一番最初の出力を、レーザー発光開
始時間設定信号(Ｗ−ＣＬＫ)として出力する。
て相当するビット数のシフトを行ない、同期位置信号
(ＤＥＴ−Ｐ)に対し、ＶＣＯ２の出力の同期位置検出を
行ない、シフト後の一番最初の出力を、レーザー発光開
始時間設定信号(Ｗ−ＣＬＫ)として出力する。
【００２８】 このレーザー発光開始時間設定信号（Ｗ
−ＣＬＫ）は、本チップ外にてレーザー発光時間を決め
るデータと同期をとり、この同期されたデータは書込デ
ータ（Ｗ一ＤＡＴＡ）として、書込データインターフェ
ース（Ｉ／Ｆ）のレジスターへ入力され保持される。
−ＣＬＫ）は、本チップ外にてレーザー発光時間を決め
るデータと同期をとり、この同期されたデータは書込デ
ータ（Ｗ一ＤＡＴＡ）として、書込データインターフェ
ース（Ｉ／Ｆ）のレジスターへ入力され保持される。
【００２９】一方、バレルシフタ(Ｂ・Ｓ)６により同期
位置検知されたＶＣＯ２の出力は、バレルシフタ６を通
過後、ＰＷＭパルス生成論理回路７へ入力され、Ｔ/２
Ｎ段ずつの階調をもったＰＷＭ波形を生成する。
位置検知されたＶＣＯ２の出力は、バレルシフタ６を通
過後、ＰＷＭパルス生成論理回路７へ入力され、Ｔ/２
Ｎ段ずつの階調をもったＰＷＭ波形を生成する。
【００３０】 このＰＷＭ波形は書込データインター
フェース（Ｉ／Ｆ）のレジスターへ保持されている書込
データ（Ｗ−ＤＡＴＡ）と比較し、同期パルス選択回路
（Ｓ・Ｐ・Ｓ）９により送信データに相当するＰＷＭ波
形（ＰＷＭ−ＯＵＴ）を出力する。
フェース（Ｉ／Ｆ）のレジスターへ保持されている書込
データ（Ｗ−ＤＡＴＡ）と比較し、同期パルス選択回路
（Ｓ・Ｐ・Ｓ）９により送信データに相当するＰＷＭ波
形（ＰＷＭ−ＯＵＴ）を出力する。
【００３１】
【発明の効果】以上説明したように本発明のレーザーダ
イオード・コントローラ装置は、電圧制御発振器を含む
位相ロックループにより、外部より入力される基準画素
クロックの高周波化、同期精度の高精度化、多階調化が
可能になる。
イオード・コントローラ装置は、電圧制御発振器を含む
位相ロックループにより、外部より入力される基準画素
クロックの高周波化、同期精度の高精度化、多階調化が
可能になる。
【００３２】また、従来、同期位置検知回路とＰＷＭ制
御回路とが、その回路素子の構成から別体に構成されて
いたが、本回路構成により１チップ化が出来、低価格
化、小型化が可能になる。
御回路とが、その回路素子の構成から別体に構成されて
いたが、本回路構成により１チップ化が出来、低価格
化、小型化が可能になる。
【図１】本発明の一実施例の回路構成図である。
【図２】図１の電圧制御発振器の出力波形例図である。
【図３】従来のレーザーダイオード・コントローラ装置
の回路構成図である。
の回路構成図である。
１…位相比較器(ＰＣ)、 ２…電圧制御発振器(ＶＣ
Ｏ)、 ３…ローパスフィルタ(ＬＰＦ)、 ４…入力電
圧対周波数依存性変化用リファレンス回路(ＶＲＥＦ)、
５…タップ選択回路(ＴＡＰ・Ｓ)、 ６…バレルシフ
タ(Ｂ・Ｓ)、 ７…ＰＷＭパルス生成論理回路(ＰＷＭ
・ＰＧＬ)、 ８…書込データインターフェース(Ｉ/
Ｆ)、 ９…同期パルス選択回路(Ｓ・Ｐ・Ｓ)。
Ｏ)、 ３…ローパスフィルタ(ＬＰＦ)、 ４…入力電
圧対周波数依存性変化用リファレンス回路(ＶＲＥＦ)、
５…タップ選択回路(ＴＡＰ・Ｓ)、 ６…バレルシフ
タ(Ｂ・Ｓ)、 ７…ＰＷＭパルス生成論理回路(ＰＷＭ
・ＰＧＬ)、 ８…書込データインターフェース(Ｉ/
Ｆ)、 ９…同期パルス選択回路(Ｓ・Ｐ・Ｓ)。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/062 G06F 7/00 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】 外部より入力される基準画素クロックに
位相同期させる手段は位相ロックループにより行ない、
レーザーダイオードのレーザー発光開始時間の設定及び
レーザー発光時間の設定の各手段はバレルシフタ及びＰ
ＷＭ制御を用いて高精度に行なうことを特徴とするレー
ザーダイオード・コントローラ装置。 - 【請求項２】 基準画素クロック及び電圧制御発振器の
発振出力を入力とする位相比較器、該位相比較器の検出
出力を充放電制御信号とする積分回路でなるローパスフ
ィルタ，該ローパスフィルタからの入力電圧により作動
する入力電圧対周波数依存性変化用リファレンス回路及
び前記電圧制御発振器で構成される位相ロックループで
なる位相同期装置と、 前記電圧制御発振器から取出した信号と、外部から入力
される非同期の同期位置信号を比較し、入力タイミング
の検出を行なうタップ選択回路，該タップ選択回路から
の同期位置検出出力を基に前記電圧制御発振器の出力タ
イミングを設定し、レーザー発光開始時間の設定信号を
得るバレルシフタ，該バレルシフタの出力とレーザー発
光開始時間設定信号により送られてくる書込データとで
レーザー発光時間をＰＷＭ制御するためのＰＷＭ波形を
生成するＰＷＭパルス生成論理回路で構成される同期位
置検出兼ＰＷＭ波形出力発生装置とを有することを特徴
とする請求項１記載のレーザーダイオード・コントロー
ラ装置。 - 【請求項３】 位相同期装置と同期位置検出兼ＰＷＭ波
形出力発生装置とを構成する各回路素子を１チップで構
成し、かつ、レーザー発光開始時間の設定をバレルシフ
タを用いて行なうことを特徴とする請求項１記載のレー
ザーダイオード・コントローラ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070023A JP3047254B2 (ja) | 1991-04-02 | 1991-04-02 | レーザーダイオード・コントローラ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070023A JP3047254B2 (ja) | 1991-04-02 | 1991-04-02 | レーザーダイオード・コントローラ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190965A JPH05190965A (ja) | 1993-07-30 |
| JP3047254B2 true JP3047254B2 (ja) | 2000-05-29 |
Family
ID=13419594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3070023A Expired - Fee Related JP3047254B2 (ja) | 1991-04-02 | 1991-04-02 | レーザーダイオード・コントローラ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047254B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4787797B2 (ja) * | 1999-04-26 | 2011-10-05 | 株式会社リコー | 半導体レーザ駆動制御回路及び画像形成装置 |
| JP4526202B2 (ja) * | 2001-04-02 | 2010-08-18 | 富士通株式会社 | サンプリング回路 |
-
1991
- 1991-04-02 JP JP3070023A patent/JP3047254B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05190965A (ja) | 1993-07-30 |
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