以下、本発明の実施形態について、図面を参照して説明する。本発明の半導体集積回路では、半導体集積回路が出力する出力信号のレベルが変化(遷移)するタイミングを、半導体集積回路に入力されるクロック信号の信号波形が変化(遷移)するタイミングからずらすことによって、それぞれのクロック信号の信号波形に発生する変動(ジッタ)を低減させることを基本の考え方としている。つまり、本発明の半導体集積回路では、半導体集積回路を搭載した装置(システム)のシステム基板において電源を変動させてしまう要因となる電源ノイズ(自己ノイズ)が発生するタイミングを、半導体集積回路に入力されるクロック信号のレベルが変化(遷移)するタイミングからずらすことを基本の考え方としている。このため、本発明の半導体集積回路では、入力されるクロック信号に基づいて生成する半導体集積回路内で用いるクロック信号の位相を、半導体集積回路に入力されるクロック信号の位相からずらす調整をする。つまり、本発明の半導体集積回路では、クロック信号に同期して動作する回路要素の動作タイミングを、半導体集積回路に入力されるクロック信号のレベルが変化(遷移)するタイミングからずらす調整をする。
まず、本発明の半導体集積回路におけるクロック信号の位相調整の基本的な考え方について説明する。図1は、本発明の半導体集積回路におけるクロック信号の位相調整の考え方を説明する図である。図1には、本発明の半導体集積回路を搭載した装置(システム)における基準のクロック信号として半導体集積回路に入力されるクロック信号(以下、「基準クロック信号」という)と、半導体集積回路が出力する複数ビットのパラレルの出力信号と、半導体集積回路において基準クロック信号から生成され、半導体集積回路内で用いられるクロック信号(以下、「内部クロック信号」という)とのそれぞれのタイミングを示している。また、図1には、出力信号のレベルの変化(遷移)に伴って発生する半導体集積回路の電源ノイズ(自己ノイズ)のタイミングを示している。なお、図1の(a)には、本発明の半導体集積回路における位相調整の考え方を適用しない場合において電源ノイズとして発生する過渡電流のタイミングを示している。また、図1の(b)には、本発明の半導体集積回路における位相調整の考え方を適用した場合において電源ノイズとして発生する過渡電流のタイミングを示している。
まず、図1の(a)を用いて、本発明の半導体集積回路における位相調整の考え方を適用しない場合に半導体集積回路が発生する電源ノイズについて説明する。図1の(a)に示したタイミングでは、半導体集積回路が、基準クロック信号のレベルが変化(遷移)する立ち上がりエッジのタイミング(時刻t01や時刻t03)を基準とし、基準クロック信号を逓倍して内部クロック信号を生成している。このため、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路では、図1の(a)に示したように、内部クロック信号におけるそれぞれの立ち上がりエッジに同期して、例えば、時刻t01、時刻t02、時刻t03などのときに、出力信号が変化することになる。
これにより、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路では、図1の(a)に示したように、内部クロック信号のそれぞれの立ち上がりエッジに同期したタイミング(例えば、時刻t01、時刻t02、時刻t03など)のときに、多くの過渡電流が流れる。従って、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路は、図1の(a)に示した内部クロック信号のそれぞれの立ち上がりエッジに同期したタイミング(例えば、時刻t01、時刻t02、時刻t03など)のときに、多くの電源ノイズを発生させる。
すると、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路を搭載した装置(システム)では、内部クロック信号の基準とする時刻t01や時刻t03のときに発生した電源ノイズの影響によって、図1の(a)において基準クロック信号の遷移期間J内に示したように、基準クロック信号が大きく変動してしまう。つまり、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路を搭載した装置(システム)では、内部クロック信号の基準とする基準クロック信号の立ち上がりエッジにジッタが発生してしまう。
続いて、図1の(b)を用いて、本発明の半導体集積回路における位相調整の考え方を適用した場合に半導体集積回路が発生する電源ノイズについて説明する。図1の(b)に示したタイミングでも、図1の(a)に示したタイミングと同様に、半導体集積回路が、基準クロック信号のレベルが変化(遷移)する立ち上がりエッジのタイミング(時刻t01や時刻t03)を基準として、基準クロック信号を逓倍した内部クロック信号を生成している。しかしながら、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、図1の(b)に示したように、生成する内部クロック信号の立ち上がりエッジのタイミングを時刻t11や時刻t13にすることによって、基準クロック信号の立ち上がりエッジのタイミングからずらしている。言い換えれば、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、生成する内部クロック信号の位相を、基準クロック信号の位相からずらしている。このため、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、図1の(b)に示したように、内部クロック信号におけるそれぞれの立ち上がりエッジに同期して、例えば、時刻t11、時刻t12、時刻t13などのときに、出力信号が変化することになる。
そして、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路でも、図1の(b)に示したように、内部クロック信号のそれぞれの立ち上がりエッジに同期したタイミング(例えば、時刻t11、時刻t12、時刻t13など)のときに、多くの過渡電流が流れる。つまり、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路でも、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路と同様に、内部クロック信号のそれぞれの立ち上がりエッジに同期したタイミング(例えば、時刻t11、時刻t12、時刻t13など)のときに、多くの電源ノイズを発生させる。
ただし、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、上述したように、生成する内部クロック信号の立ち上がりエッジのタイミングを基準クロック信号の立ち上がりエッジのタイミングからずらしている。このため、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、内部クロック信号のそれぞれの立ち上がりエッジに同期したタイミングのときに、多くの電源ノイズを発生させるものの、電源ノイズを発生させるタイミングを時刻t11や時刻t13にすることによって、内部クロック信号の基準とする基準クロック信号の立ち上がりエッジのタイミングからずれたタイミングとなる。つまり、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路とは異なり、基準クロック信号のレベルが変化(遷移)する立ち上がりの期間を避けて、基準クロック信号のレベルがいずれかのレベルに安定している期間に電源ノイズを発生させることになる。このため、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、発生した電源ノイズが基準クロック信号に与える影響が少なくなる。
これにより、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路を搭載した装置(システム)では、内部クロック信号の基準とする時刻t01や時刻t03のときに電源ノイズが発生せず、図1の(b)において基準クロック信号の遷移期間N内に示したように、電源ノイズの影響によって基準クロック信号が大きく変動してしまうことがない。つまり、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路を搭載した装置(システム)では、内部クロック信号の基準とする基準クロック信号の立ち上がりエッジにジッタが発生してしまうことがない。
このように、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、基準クロック信号に基づいて生成する内部クロック信号の立ち上がりエッジのタイミングを、基準クロック信号の立ち上がりエッジのタイミングからずらすことによって、基準クロック信号の立ち上がりエッジに変動(ジッタ)を引き起こす要因となる電源ノイズ(自己ノイズ)をなくしている。
(第1の実施形態)
次に、本発明の第1の実施形態の半導体集積回路について説明する。図2は、本発明の第1の実施形態における半導体集積回路の概略構成を示したブロック図である。図2に示した半導体集積回路1は、コンパレータ10と、制御部20と、システムPLL(Phase Locked Loop)30と、クロック分周回路31と、エッジ検出回路310と、大規模回路ブロック32と、出力バッファ33と、を備えている。また、半導体集積回路1は、PLL40と、大規模回路ブロック41と、PLL50と、アナログ回路51と、を備えている。なお、図2に示したPLL40と、大規模回路ブロック41と、PLL50と、アナログ回路51とのそれぞれは、基準クロック信号を共通ソースとして使用しており、電源ノイズの変動によって劣化する基準クロック信号のジッタ性能の影響を受ける回路の一例として示している。
半導体集積回路1は、例えば、ASIC(Application Specific Integrated Circuit)などによって実現される大規模な半導体集積回路である。半導体集積回路1は、半導体集積回路1を搭載した装置(システム)において、予め定めた機能を実現する。半導体集積回路1は、装置のシステムを構成するためのシステム基板上に実装され、同じシステム基板に共に実装されたクロック供給回路から出力された予め定めた周波数のクロック信号に基づいて、装置のシステムにおける予め定めた機能を実現するための動作をする。ここで、システム基板に実装されるクロック供給回路としては、例えば、水晶発振子や水晶発振器などのクロック発振回路が考えられる。以下の説明においては、装置のシステム基板に実装されたクロック供給回路が水晶発振子であり、半導体集積回路1は、水晶発振子が発振したクロック信号(以下、「原発振クロック信号Xtal」という)に基づいて動作するものとして説明する。
コンパレータ10は、クロック供給回路(水晶発振子)が発振して出力した原発振クロック信号Xtalの波形を整形して半導体集積回路1に備えた構成要素に供給するクロックバッファ回路である。コンパレータ10は、例えば、正弦波の原発振クロック信号Xtalの波形を矩形波に整形する。コンパレータ10は、波形を整形した原発振クロック信号Xtal(以下、「基準クロック信号RCK」という)を、システムPLL30、エッジ検出回路310、PLL40、およびPLL50のそれぞれに供給する。
制御部20は、半導体集積回路1に備えたそれぞれの構成要素が動作するためのクロック信号に対する位相調整の実施を制御する制御部である。制御部20は、クロック信号の位相調整をする際に、位相調整イネーブル信号ENをエッジ検出回路310に出力する。
また、制御部20は、装置のシステムにおける予め定めた機能を実現するために、半導体集積回路1に備えたそれぞれの機能の全体を制御する制御部でもある。制御部20は、例えば、CPU(Central Processing Unit)などの処理装置である。制御部20は、半導体集積回路1に備えたそれぞれの構成要素を制御するためのプログラムやデータに応じて、半導体集積回路1に備えたそれぞれの機能の全体を制御する。なお、制御部20は、装置のシステムに備えられ、同じシステム基板に実装された他の構成要素を制御してもよい。制御部20が半導体集積回路1に備えたそれぞれの機能や装置のシステムに備えたそれぞれの構成要素を制御するためのプログラムやデータは、例えば、メモリなどの不図示の記憶装置に記憶されているものであってもよい。この場合、制御部20は、メモリに記憶されているプログラムやデータを読み出して実行することにより、半導体集積回路1に備えたそれぞれの機能や装置のシステムに備えたそれぞれの構成要素の全体を制御する。なお、制御部20は、半導体集積回路1に備える構成に限定されるものではなく、半導体集積回路1の外部に備える、つまり、同じシステム基板に実装される構成であってもよい。
システムPLL30は、コンパレータ10から出力された基準クロック信号RCKに同期した同期クロック信号PLLOUTを生成する位相同期回路である。システムPLL30は、基準クロック信号RCKを整数倍に逓倍した同期クロック信号PLLOUT、つまり、基準クロック信号RCKの周波数より高い周波数の同期クロック信号PLLOUTを生成する。そして、システムPLL30は、生成した同期クロック信号PLLOUTを、クロック分周回路31およびエッジ検出回路310に出力する。
エッジ検出回路310は、制御部20からの制御に応じて、コンパレータ10から出力された基準クロック信号RCKの立ち上がりエッジを検出する。エッジ検出回路310は、基準クロック信号RCKの立ち上がりエッジが検出されたタイミングを表す信号を、クロック分周回路31に出力する。より具体的には、エッジ検出回路310は、制御部20から位相調整イネーブル信号ENが出力されると、同期クロック信号PLLOUTの立ち上がりエッジのタイミングで、基準クロック信号RCKにおける最初の立ち上がりエッジを検出する。そして、エッジ検出回路310は、基準クロック信号RCKの立ち上がりエッジが検出されたタイミングを表す信号を、クロック分周回路31を基準クロック信号RCKの立ち上がりエッジに同期してリセットさせるための同期リセット信号SRとして、クロック分周回路31に出力する。
クロック分周回路31は、システムPLL30から出力された同期クロック信号PLLOUTを分周し、対応する大規模回路ブロック32内のそれぞれの回路要素が動作するための内部クロック信号ICKを生成するクロック分周回路である。クロック分周回路31は、同期クロック信号PLLOUTを予め定めた分周比で分周した内部クロック信号ICKを生成する。そして、クロック分周回路31は、生成した内部クロック信号ICKを、大規模回路ブロック32内のそれぞれの回路要素に出力する。
なお、クロック分周回路31における同期クロック信号PLLOUTの分周の動作は、エッジ検出回路310から出力された同期リセット信号SRによってリセットされる。言い換えれば、クロック分周回路31は、同期リセット信号SRが解除されたタイミングから、内部クロック信号ICKの生成を開始する。このため、クロック分周回路31が生成する内部クロック信号ICKは、制御部20がエッジ検出回路310に位相調整イネーブル信号ENを出力した後で、エッジ検出回路310が検出した基準クロック信号RCKの最初の立ち上がりエッジのタイミングに同期したクロック信号となる。
大規模回路ブロック32は、クロック分周回路31が出力した内部クロック信号ICKのクロックに基づいたタイミングで半導体集積回路1における予め定めた機能を実現するデジタルの回路要素群である。大規模回路ブロック32に備えたそれぞれの回路要素は、内部クロック信号ICKに同期したタイミングで、予め定めた機能を実現する。そして、大規模回路ブロック32は、内部クロック信号ICKに同期したタイミングで、予め定めた機能を実現した結果を表す信号を、出力バッファ33に出力する。なお、図2には、大規模回路ブロック32が、予め定めた機能を実現した結果を表す複数ビットのパラレルの信号を、出力バッファ33に出力する構成を示している。
出力バッファ33は、大規模回路ブロック32が予め定めた機能を実現した結果を表す信号を、半導体集積回路1における出力信号OUTとして、半導体集積回路1の外部に出力するバッファ回路である。上述したように、大規模回路ブロック32は、内部クロック信号ICKに同期したタイミングで、予め定めた機能を実現した結果を表す複数ビットのパラレルの信号を、出力バッファ33に出力する。このため、出力バッファ33も、複数ビットのパラレルの出力信号OUTを、半導体集積回路1の外部に出力する。このため、半導体集積回路1では、出力バッファ33が出力する出力信号OUTのレベルの変化(遷移)が、半導体集積回路1において発生する電源ノイズ(自己ノイズ)の要因となることが懸念される。しかし、半導体集積回路1では、上述したように、クロック分周回路31が生成する内部クロック信号ICKの位相を、基準クロック信号RCKの位相からずらす位相調整をしている。このため、半導体集積回路1では、出力信号OUTのレベルが変化(遷移)による電源ノイズ(自己ノイズ)が、クロック供給回路(水晶発振子)が発振する原発振クロック信号Xtalや、コンパレータ10が出力する基準クロック信号RCKの立ち上がりエッジにジッタを起こさせる要因にはならない。なお、半導体集積回路1における内部クロック信号ICKに対する位相調整の動作に関する詳細な説明は、後述する。
PLL40は、システムPLL30と同様に、コンパレータ10から出力された基準クロック信号RCKに同期したPLLクロック信号を生成する位相同期回路である。ただし、PLL40は、生成したPLLクロック信号を、大規模回路ブロック41に出力する。つまり、PLL40は、システムPLL30と異なるクロック経路に対応する位相同期回路である。
大規模回路ブロック41は、PLL40が出力したPLLクロック信号に基づいたクロック信号のタイミングで半導体集積回路1における予め定めた機能を実現するデジタルの回路要素群である。大規模回路ブロック41に備えたそれぞれの回路要素は、PLL40が出力したPLLクロック信号に同期したタイミングで、予め定めた機能を実現する。
なお、図2では、説明を容易にするため、大規模回路ブロック41が予め定めた機能を実現した結果を出力する経路(信号線)を省略している。しかし、半導体集積回路1は、大規模回路ブロック41が予め定めた機能を実現した結果も、大規模回路ブロック32と同様に、半導体集積回路1の外部に出力信号として出力する構成であることも考えられる。この場合、大規模回路ブロック41は、予め定めた機能を実現した結果を表す信号を、対応する不図示の出力バッファに出力する。これにより、大規模回路ブロック41が予め定めた機能を実現した結果を表す出力信号が、不図示の出力バッファから出力される。すると、大規模回路ブロック41に対応する不図示の出力バッファが半導体集積回路1の外部に出力した出力信号のレベルが変化(遷移)も、半導体集積回路1において発生する電源ノイズ(自己ノイズ)の要因となる。この場合、半導体集積回路1では、大規模回路ブロック41に備えた回路要素が動作するクロック信号、つまり、PLL40が出力するPLLクロック信号に基づいたクロック信号も、システムPLL30が出力する同期クロック信号PLLOUTに基づいた内部クロック信号ICKと同様に、位相調整をする構成要素を備えてもよい。つまり、半導体集積回路1は、PLL40が出力するPLLクロック信号に基づいたクロック信号を生成するために、エッジ検出回路310やクロック分周回路31と同様の動作をする構成要素を備えてもよい。これにより、半導体集積回路1では、PLL40が出力するPLLクロック信号に基づいたクロック信号のタイミングで出力される出力信号のレベルの変化(遷移)による電源ノイズ(自己ノイズ)も、クロック供給回路(水晶発振子)が発振する原発振クロック信号Xtalや、コンパレータ10が出力する基準クロック信号RCKの立ち上がりエッジにジッタを起こさせる要因にはならない。
PLL50は、システムPLL30と同様に、コンパレータ10から出力された基準クロック信号RCKに同期したPLLクロック信号を生成する位相同期回路である。ただし、PLL50は、生成したPLLクロック信号を、アナログ回路51に出力する。つまり、PLL50は、システムPLL30やPLL40と異なるクロック経路に対応する位相同期回路である。
アナログ回路51は、PLL50が出力したPLLクロック信号に基づいたクロック信号のタイミングで半導体集積回路1における予め定めた機能を実現するアナログの回路要素群である。アナログ回路51に備えたそれぞれの回路要素は、PLL50が出力したPLLクロック信号に同期したタイミングで、予め定めた機能を実現する。
なお、図2では、説明を容易にするため、大規模回路ブロック41のクロック経路と同様に、アナログ回路51が予め定めた機能を実現した結果を出力する経路(信号線)を省略している。しかし、半導体集積回路1は、アナログ回路51が予め定めた機能を実現した結果も、大規模回路ブロック32や大規模回路ブロック41と同様に、半導体集積回路1の外部に出力信号として出力する構成であることも考えられる。この場合、アナログ回路51は、予め定めた機能を実現した結果を表す信号を、対応する不図示の出力バッファに出力する。これにより、アナログ回路51が予め定めた機能を実現した結果を表す出力信号が、不図示の出力バッファから出力される。すると、アナログ回路51に対応する不図示の出力バッファが半導体集積回路1の外部に出力した出力信号のレベルが変化(遷移)も、半導体集積回路1において発生する電源ノイズ(自己ノイズ)の要因となる。この場合、半導体集積回路1では、アナログ回路51に備えた回路要素が動作するクロック信号、つまり、PLL50が出力するPLLクロック信号に基づいたクロック信号も、システムPLL30が出力する同期クロック信号PLLOUTに基づいた内部クロック信号ICKと同様に、位相調整をする構成要素を備えてもよい。つまり、半導体集積回路1は、PLL50が出力するPLLクロック信号に基づいたクロック信号を生成するために、エッジ検出回路310やクロック分周回路31と同様の動作をする構成要素を備えてもよい。これにより、半導体集積回路1では、PLL50が出力するPLLクロック信号に基づいたクロック信号のタイミングで出力される出力信号のレベルが変化(遷移)による電源ノイズ(自己ノイズ)も、クロック供給回路(水晶発振子)が発振する原発振クロック信号Xtalや、コンパレータ10が出力する基準クロック信号RCKの立ち上がりエッジにジッタを起こさせる要因にはならない。
ここで、半導体集積回路1に備えた大規模回路ブロック32内のそれぞれの回路要素が動作する内部クロック信号ICKに対する位相調整の動作について説明する。図3は、本発明の第1の実施形態の半導体集積回路1における位相調整の動作を示したタイミングチャートである。図3には、半導体集積回路1における内部クロック信号ICKのクロック経路のそれぞれの構成要素が出力する信号のタイミングを示している。より具体的には、原発振クロック信号Xtal、同期クロック信号PLLOUT、位相調整イネーブル信号EN、同期リセット信号SR、および内部クロック信号ICKのそれぞれのタイミングを示している。なお、図3に示した原発振クロック信号Xtalのタイミングは、エッジ検出回路310が立ち上がりエッジを検出する基準クロック信号RCKのタイミングでもある。以下の説明においては、エッジ検出回路310が、原発振クロック信号Xtalの立ち上がりエッジを検出するものとして説明する。また、図3には、半導体集積回路1における内部クロック信号ICKに基づいたタイミングで発生する電源ノイズ(自己ノイズ)のタイミングとして過渡電流のタイミングを示している。
半導体集積回路1では、装置のシステム基板の電源がオンされ、制御部20が起動したときに、位相調整の動作を開始する。このとき、制御部20は、まず、位相調整イネーブル信号ENを“High”レベルにする。これにより、エッジ検出回路310は、位相調整イネーブル信号ENの“High”レベルに応じて、原発振クロック信号Xtalの立ち上がりエッジを検出する。図3では、エッジ検出回路310が、時刻t01のときに、原発振クロック信号Xtalの立ち上がりエッジを検出した場合の動作を示している。
エッジ検出回路310は、時刻t01において原発振クロック信号Xtalの立ち上がりエッジを検出すると、同期クロック信号PLLOUTの1周期分の同期リセット信号SRをクロック分周回路31に出力する。つまり、エッジ検出回路310は、時刻t01において同期リセット信号SRを“High”レベルにし、その後、時刻t11において同期リセット信号SRを“Low”レベルにする。これにより、クロック分周回路31は、エッジ検出回路310から出力された同期リセット信号SRの“High”レベルによって分周の動作がリセットされ、同期リセット信号SRが“Low”レベルになった、つまり、リセットが解除された時刻t11から、同期クロック信号PLLOUTを分周した内部クロック信号ICKの出力を開始する。これにより、クロック分周回路31が出力する内部クロック信号ICKは、エッジ検出回路310が検出した原発振クロック信号Xtalの立ち上がりエッジのタイミングから、同期クロック信号PLLOUTの1周期分の位相をずらしたクロック信号となる。なお、図3に示した内部クロック信号ICKは、同期クロック信号PLLOUTを5分周した場合の一例である。つまり、図3に示した内部クロック信号ICKの周波数は、同期クロック信号PLLOUTの1/5倍の周波数である。
そして、半導体集積回路1では、大規模回路ブロック32が予め定めた機能の動作をして出力バッファ33が外部に出力する信号も、原発振クロック信号Xtalの立ち上がりエッジのタイミングから同期クロック信号PLLOUTの1周期分の位相がずれた、例えば、時刻t11、時刻t12、時刻t13などのときにレベルが変化(遷移)する信号となる。これにより、装置のシステム基板では、半導体集積回路1が出力する内部クロック信号ICKのそれぞれの立ち上がりエッジに同期して出力される出力信号OUTのレベルの変化(遷移)に応じて、例えば、時刻t11、時刻t12、時刻t13などのときに、図3に示したような多くの過渡電流が流れる。つまり、装置のシステム基板では、原発振クロック信号Xtalの立ち上がりエッジのタイミングから同期クロック信号PLLOUTの1周期分だけ位相がずれたタイミングのときに、半導体集積回路1が出力する出力信号OUTに同期した電源ノイズが発生することになる。
言い換えれば、装置のシステム基板では、半導体集積回路1によって発生する電源ノイズが、原発振クロック信号Xtalや基準クロック信号RCKのレベルが変化(遷移)している途中の時刻t01や時刻t03のタイミングを避けて、原発振クロック信号Xtalや基準クロック信号RCKのレベルがいずれかのレベルに安定している期間に発生することになる。このため、装置のシステム基板において半導体集積回路1が発生する電源ノイズは、原発振クロック信号Xtalや基準クロック信号RCKに対して与える影響が少なく、原発振クロック信号Xtalや基準クロック信号RCKの立ち上がりエッジにジッタを起こさせる要因にはならない。
このように、半導体集積回路1では、エッジ検出回路310が基準クロック信号RCKの立ち上がりエッジを検出してクロック分周回路31をリセットする。これにより、半導体集積回路1では、基準クロック信号RCK(原発振クロック信号Xtal)に基づいて生成する内部クロック信号ICKの立ち上がりエッジのタイミングを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずらす。これにより、半導体集積回路1では、外部に出力する出力信号OUTのレベルの変化(遷移)によって装置のシステム基板に発生させてしまう電源ノイズ(自己ノイズ)のタイミングが、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずれる。このため、半導体集積回路1では、電源ノイズ(自己ノイズ)を発生させたとしても、この電源ノイズは、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジを変動させる(ジッタを起こさせる)要因にはならない。言い換えれば、半導体集積回路1では、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジに変動(ジッタ)を引き起こす要因となる電源ノイズ(自己ノイズ)をなくしている。
第1の実施形態によれば、基準クロック信号(基準クロック信号RCK、原発振クロック信号Xtalであってもよい)に同期し、基準クロック信号RCKを逓倍した同期クロック信号(同期クロック信号PLLOUT)を生成する位相同期回路(システムPLL30)と、同期クロック信号PLLOUTのタイミングで基準クロック信号RCKの信号波形が変化するエッジ(第1の実施形態では、立ち上がりエッジ)を検出し、立ち上がりエッジが検出されたタイミングを表すエッジ検出信号(エッジ検出信号ED)を出力するエッジ検出回路(エッジ検出回路310)と、エッジ検出信号EDに応じたタイミングでリセットされ、同期クロック信号PLLOUTを分周した分周クロック信号(内部クロック信号ICK)を生成するクロック分周回路(クロック分周回路31)と、を備える、半導体集積回路(半導体集積回路1)が構成される。
また、第1の実施形態によれば、エッジ検出回路310は、同期クロック信号PLLOUTの1周期分のエッジ検出信号EDを出力する半導体集積回路1が構成される。
また、第1の実施形態によれば、エッジ検出回路310に立ち上がりエッジの検出を開始させる制御部(制御部20)、をさらに備える、半導体集積回路1が構成される。
上述したように、第1の実施形態の半導体集積回路1では、エッジ検出回路310が基準クロック信号RCKの立ち上がりエッジを検出してクロック分周回路31をリセットすることにより、クロック分周回路31が生成する内部クロック信号ICKの立ち上がりエッジのタイミングを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずらす。これにより、第1の実施形態の半導体集積回路1では、外部に出力する出力信号OUTのレベルの変化(遷移)によって、第1の実施形態の半導体集積回路1を搭載した装置(システム)のシステム基板に電源ノイズ(自己ノイズ)を発生させてしまった場合でも、この電源ノイズ(自己ノイズ)が発生するタイミングが、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずれることになる。このことにより、第1の実施形態の半導体集積回路1では、発生させてしまった電源ノイズ(自己ノイズ)が、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジを変動させる(ジッタを起こさせる)要因にはならない。つまり、第1の実施形態の半導体集積回路1では、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジに変動(ジッタ)を引き起こすタイミングでの電源ノイズ(自己ノイズ)の発生をなくしている。
このことにより、第1の実施形態の半導体集積回路1を搭載した装置(システム)では、第1の実施形態の半導体集積回路1が発生させてしまった電源ノイズ(自己ノイズ)に起因するシステム全体の性能の低下を抑えることができる。
なお、第1の実施形態の半導体集積回路1では、エッジ検出回路310が出力する同期リセット信号SRによって、クロック分周回路31が生成する内部クロック信号ICKを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングから同期クロック信号PLLOUTの1周期分の位相をずらす構成について説明した。しかし、第1の実施形態の半導体集積回路1においてクロック分周回路31が生成する内部クロック信号ICKの立ち上がりエッジのタイミングを基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずらす量、つまり、内部クロック信号ICKの位相調整量は、同期クロック信号PLLOUTの1周期分に限定されるものではない。例えば、第1の実施形態の半導体集積回路1においては、内部クロック信号ICKのクロック経路に伝搬遅延があることが考えられる。より具体的には、第1の実施形態の半導体集積回路1においては、大規模回路ブロック32に備えたそれぞれの回路要素にクロック分周回路31が出力した内部クロック信号ICKの信号線を引き回す際に、それぞれの回路要素が配置された応じた伝搬遅延があることが考えられる。このため、第1の実施形態の半導体集積回路1では、内部クロック信号ICKの伝搬遅延に応じたタイミングに、内部クロック信号ICKの位相を調整する構成にしてもよい。
(第2の実施形態)
次に、本発明の第2の実施形態の半導体集積回路について説明する。本発明の第2の実施形態の半導体集積回路は、内部クロック信号ICKのクロック経路に伝搬遅延があることを考慮して、内部クロック信号ICKの伝搬遅延に応じたタイミングに、内部クロック信号ICKの位相を調整する構成である。
図4は、本発明の第2の実施形態における半導体集積回路の概略構成を示したブロック図である。図4に示した第2の実施形態の半導体集積回路の構成には、図2に示した第1の実施形態の半導体集積回路1と同様の構成要素を含んでいる。従って、第2の実施形態の半導体集積回路の構成要素において、第1の実施形態の半導体集積回路1の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
図4に示した半導体集積回路2は、コンパレータ10と、制御部20と、システムPLL30と、クロック分周回路31と、エッジ検出回路310と、遅延調整部320と、大規模回路ブロック32と、出力バッファ33と、を備えている。半導体集積回路2では、第1の実施形態の半導体集積回路1におけるエッジ検出回路310とクロック分周回路31との間に、遅延調整部320が追加されている。なお、図4に示した半導体集積回路2の構成においては、内部クロック信号ICKのクロック経路の伝搬遅延を、複数のバッファ回路が直列に接続された構成の伝搬遅延34として模式的に示している。また、半導体集積回路2は、PLL40と、大規模回路ブロック41と、PLL50と、アナログ回路51と、を備えている。
半導体集積回路2も、図2に示した第1の実施形態の半導体集積回路1と同様に、例えば、ASICなどによって実現される大規模な半導体集積回路である。半導体集積回路2も、第1の実施形態の半導体集積回路1と同様に、半導体集積回路2を搭載した装置(システム)において、予め定めた機能を実現する。半導体集積回路2も、第1の実施形態の半導体集積回路1と同様に、装置のシステムを構成するためのシステム基板上に実装され、同じシステム基板に共に実装されたクロック供給回路から出力された予め定めた周波数のクロック信号に基づいて、装置のシステムにおける予め定めた機能を実現するための動作をする。以下の説明においては、第1の実施形態と同様に、装置のシステム基板に実装されたクロック供給回路が水晶発振子であり、半導体集積回路2は、水晶発振子が発振した原発振クロック信号Xtalに基づいて動作するものとして説明する。
半導体集積回路2では、システムPLL30が、生成した同期クロック信号PLLOUTを、クロック分周回路31とエッジ検出回路310とに加えて、遅延調整部320にも出力する。
また、半導体集積回路2では、エッジ検出回路310が、基準クロック信号RCKの立ち上がりエッジが検出されたタイミングを表す信号を、エッジ検出信号EDとして、遅延調整部320に出力する。なお、エッジ検出回路310が遅延調整部320に出力するエッジ検出信号EDは、第1の実施形態における同期リセット信号SRと同じ信号である。つまり、エッジ検出回路310は、同期リセット信号SRをエッジ検出信号EDとして、遅延調整部320に出力する。
遅延調整部320は、エッジ検出回路310から出力されたエッジ検出信号EDを、予め定めた時間だけ遅延させる。より具体的には、内部クロック信号ICKの周期をTICK、クロック経路の伝搬遅延34の遅延時間をTDICKとすると、遅延調整部320は、エッジ検出信号EDを(TICK-TDICK)の時間だけ遅延させる。遅延調整部320は、遅延させたエッジ検出信号EDを、同期リセット信号SRとしてクロック分周回路31に出力する。より具体的には、遅延調整部320は、エッジ検出回路310から出力されたエッジ検出信号EDを、同期クロック信号PLLOUTの周期の単位で遅延させた同期リセット信号SRを、第1の実施形態における同期リセット信号SRと同じ信号としてクロック分周回路31に出力する。これにより、半導体集積回路2では、クロック分周回路31が同期リセット信号SRに応じてリセットされるタイミングが、遅延調整部320が遅延させた時間、つまり、(TICK-TDICK)の時間だけ、第1の実施形態の半導体集積回路1に備えたクロック分周回路31よりも遅くなる。
なお、遅延調整部320は、上述した(TICK-TDICK)の時間に相当する時間だけ遅くする構成、つまり、固定の遅延時間だけエッジ検出信号EDを遅延させた同期リセット信号SRを出力する構成に限定されるものではない。例えば、遅延調整部320は、制御部20からの制御に応じて、エッジ検出信号EDを遅延させて同期リセット信号SRとして出力する時間を変更することができる構成であってもよい。つまり、遅延調整部320は、内部クロック信号ICKの位相調整量を変更することができる構成にしてもよい。これにより、半導体集積回路2が搭載された装置のシステム基板におけるそれぞれの構成要素の配置位置によって変わる可能性がある電源ノイズ(自己ノイズ)が発生するタイミングまでも考慮して、内部クロック信号ICKの位相調整量を変更することができる。
なお、半導体集積回路2においても、クロック分周回路31が生成する内部クロック信号ICKは、制御部20がエッジ検出回路310に位相調整イネーブル信号ENを出力した後で、エッジ検出回路310が検出した基準クロック信号RCKの最初の立ち上がりエッジのタイミングに同期したクロック信号である。ただし、半導体集積回路2では、上述したように、遅延調整部320が同期リセット信号SRのタイミングを遅延させているため、クロック分周回路31が生成する内部クロック信号ICKは、同期クロック信号PLLOUTの複数周期分の位相をずらしたクロック信号である。
このため、半導体集積回路2では、出力バッファ33が出力する出力信号OUTも、遅延調整部320が遅延させた同期クロック信号PLLOUTの複数周期分だけ遅いタイミングで、レベルが変化(遷移)することになる。なお、半導体集積回路2においても、第1の実施形態の半導体集積回路1と同様に、出力信号OUTのレベルが変化(遷移)による電源ノイズ(自己ノイズ)が、クロック供給回路(水晶発振子)が発振する原発振クロック信号Xtalや、コンパレータ10が出力する基準クロック信号RCKの立ち上がりエッジにジッタを起こさせる要因にはならない。むしろ、半導体集積回路2では、大規模回路ブロック32内で内部クロック信号ICKのクロック経路の伝搬遅延をより反映させたタイミングで出力信号OUTのレベルが変化(遷移)するため、より適切に原発振クロック信号Xtalや基準クロック信号RCKの立ち上がりエッジに起こり得るジッタを抑えることができる。なお、半導体集積回路2における内部クロック信号ICKに対する位相調整の動作に関する詳細な説明は、後述する。
ここで、遅延調整部320の構成の一例について説明する。図5は、本発明の第2の実施形態の半導体集積回路2に備えた遅延調整部320の概略構成の一例を示したブロック図である。図5に示した遅延調整部320の構成の一例は、エッジ検出信号EDを遅延させる時間を変更することができる、つまり、内部クロック信号ICKの位相調整量を変更することができる構成の一例である。
遅延調整部320は、4つのD型フリップフロップ(D-FF)3201~D-FF3204と、セレクタ3205と、を備えている。遅延調整部320では、D-FF3201、D-FF3202、D-FF3203、D-FF3204の順番で順次接続され、遅延調整部320に入力されたエッジ検出信号EDおよびそれぞれのD型フリップフロップの出力信号が、セレクタ3205の入力信号として接続されている。そして、遅延調整部320では、セレクタ3205が選択した入力信号を、同期リセット信号SRとして出力する。
遅延調整部320では、それぞれのD型フリップフロップが、入力されたエッジ検出信号EDまたは前段のD型フリップフロップの出力信号を、同期クロック信号PLLOUTの周期ごとに取り込んで保持する。また、遅延調整部320では、セレクタ3205が、例えば、制御部20からの制御に応じて、エッジ検出信号EDまたは4つのD型フリップフロップの出力信号のいずれか1つの信号を選択し、選択した信号を同期リセット信号SRとして出力する。
このような構成によって遅延調整部320は、制御部20からの制御に応じて、エッジ検出回路310から出力されたエッジ検出信号EDをそのまま、またはエッジ検出信号EDを同期クロック信号PLLOUTの1周期分~4周期分だけ遅延させて、同期リセット信号SRとしてクロック分周回路31に出力する。これにより、半導体集積回路2では、遅延調整部320が出力する同期リセット信号SRによって、クロック分周回路31が生成する内部クロック信号ICKを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングから同期クロック信号PLLOUTの1周期分~5周期分の位相をずらす構成となる。
なお、図5には、エッジ検出信号EDを同期クロック信号PLLOUTの0周期~4周期分だけ遅延させて出力する遅延調整部320の構成を示したが、遅延調整部320の構成は、図5に示した構成に限定されるものではない。例えば、遅延調整部320は、基準クロック信号RCKの1周期分、つまり、原発振クロック信号Xtalの1周期分に相当する数のD型フリップフロップを備える構成にしてもよい。この構成の場合、遅延調整部320は、制御部20からの制御に応じて、エッジ検出信号EDを基準クロック信号RCKの1周期のいずれのタイミングにも遅延させて、同期リセット信号SRとして出力することができる。これにより、半導体集積回路2では、異なる様々な装置に搭載された場合でも、内部クロック信号ICKの位相調整量を適切に変更することができる。なお、遅延調整部320の構成は、エッジ検出信号EDを遅延させて同期リセット信号SRとして出力する構成であれば、どのような構成であってもよい。
なお、遅延調整部320がエッジ検出信号EDを遅延させる時間を変更する構成ではない場合、つまり、内部クロック信号ICKの位相調整量が固定の構成である場合には、セレクタ3205を備えず、最終段のD型フリップフロップ(図5では、D-FF3204)の出力信号を、同期リセット信号SRとしてクロック分周回路31に出力する構成であってもよい。
ここで、半導体集積回路2に備えた大規模回路ブロック32内のそれぞれの回路要素が動作する内部クロック信号ICKに対する位相調整の動作について説明する。図6は、本発明の第2の実施形態の半導体集積回路2における位相調整の動作を示したタイミングチャートである。図6には、図3に示した第1の実施形態の半導体集積回路1における位相調整の動作と同様に、半導体集積回路2における内部クロック信号ICKのクロック経路のそれぞれの構成要素が出力する信号のタイミングを示している。より具体的には、原発振クロック信号Xtal、同期クロック信号PLLOUT、位相調整イネーブル信号EN、エッジ検出信号ED、同期リセット信号SR、および内部クロック信号ICKのそれぞれのタイミングを示している。なお、図6に示した原発振クロック信号Xtalのタイミングも、第1の実施形態の半導体集積回路1における原発振クロック信号Xtalのタイミングと同様に、エッジ検出回路310が立ち上がりエッジを検出する基準クロック信号RCKのタイミングでもある。以下の説明においても、第1の実施形態の半導体集積回路1における位相調整の動作と同様に、エッジ検出回路310が、原発振クロック信号Xtalの立ち上がりエッジを検出するものとして説明する。また、図6には、図3に示した第1の実施形態の半導体集積回路1における位相調整の動作と同様に、半導体集積回路2における内部クロック信号ICKに基づいたタイミングで発生する電源ノイズ(自己ノイズ)のタイミングとして過渡電流のタイミングを示している。
なお、半導体集積回路2は、伝搬遅延34によってクロック分周回路31が生成した内部クロック信号ICKが遅延することを考慮し、内部クロック信号ICKの位相を調整する構成である。このため、図6には、内部クロック信号ICKのタイミングとして、遅延調整部320が同期リセット信号SRのタイミングを調整しない場合の内部クロック信号ICK(調整前)と、遅延調整部320が同期リセット信号SRのタイミングを調整した場合の内部クロック信号ICK(調整後)との両方を示している。なお、図6に示した内部クロック信号ICK(調整後)のタイミングは、遅延調整部320が、エッジ検出信号EDを同期クロック信号PLLOUTの2周期分だけ遅延させて同期リセット信号SRとしてクロック分周回路31に出力した場合の一例である。つまり、図6には、クロック分周回路31が生成する内部クロック信号ICKの位相を、第1の実施形態の半導体集積回路1と同様に同期クロック信号PLLOUTの1周期分ずらした場合の内部クロック信号ICK(調整前)のタイミングと、同期クロック信号PLLOUTの3周期分ずらした場合の内部クロック信号ICK(調整後)のタイミングとを示している。なお、図6に示した内部クロック信号ICKは、図3に示した第1の実施形態の半導体集積回路1における位相調整の動作と同様に、同期クロック信号PLLOUTを5分周した場合の一例である。つまり、図6に示した内部クロック信号ICKの周波数は、図3に示した第1の実施形態の半導体集積回路1における位相調整の動作と同様に、同期クロック信号PLLOUTの1/5倍の周波数である。
半導体集積回路2でも、第1の実施形態の半導体集積回路1と同様に、装置のシステム基板の電源がオンされ、制御部20が起動したときに、位相調整の動作を開始する。このとき、制御部20は、まず、第1の実施形態の半導体集積回路1と同様に、位相調整イネーブル信号ENを“High”レベルにする。これにより、エッジ検出回路310は、位相調整イネーブル信号ENの“High”レベルに応じて、原発振クロック信号Xtalの立ち上がりエッジを検出する。図6でも、図3に示した第1の実施形態の半導体集積回路1における位相調整の動作と同様に、エッジ検出回路310が、時刻t01のときに、原発振クロック信号Xtalの立ち上がりエッジを検出した場合の動作を示している。
エッジ検出回路310は、時刻t01において原発振クロック信号Xtalの立ち上がりエッジを検出すると、同期クロック信号PLLOUTの1周期分のエッジ検出信号EDを遅延調整部320に出力する。つまり、エッジ検出回路310は、時刻t01においてエッジ検出信号EDを“High”レベルにし、その後、時刻t11においてエッジ検出信号EDを“Low”レベルにする。
ここで、遅延調整部320がエッジ検出回路310から出力されたエッジ検出信号EDを遅延させずに、同期リセット信号SRとしてクロック分周回路31に出力した場合を考える。この場合、クロック分周回路31が生成した内部クロック信号ICKは、伝搬遅延34によって遅延し、内部クロック信号ICK(調整前)のタイミングで、大規模回路ブロック32内のそれぞれの回路要素に出力される。この内部クロック信号ICK(調整前)は、内部クロック信号ICKの遷移期間B内に示したように、立ち上がりエッジのタイミングが、原発振クロック信号Xtalの立ち上がりエッジのタイミングに近くなっている。このため、半導体集積回路2の出力信号OUTのレベルの変化(遷移)による電源ノイズ(自己ノイズ)が、クロック供給回路(水晶発振子)が発振する原発振クロック信号Xtalや、コンパレータ10が出力する基準クロック信号RCKの立ち上がりエッジにジッタを起こさせる要因となることが懸念される。
より具体的には、図6に示した内部クロック信号ICK(調整前)のタイミングでは、時刻t13における内部クロック信号ICKの立ち上がりエッジのタイミングが、時刻t03における原発振クロック信号Xtalの立ち上がりエッジのタイミングに近くなっている。このため、図6において破線で示した、内部クロック信号ICK(調整前)のそれぞれの立ち上がりエッジに同期して多く流れる過渡電流(調整前)による電源ノイズ(自己ノイズ)が、時刻t03のときの原発振クロック信号Xtal(基準クロック信号RCK)の立ち上がりエッジにジッタを起こさせる要因となることが懸念される。
このため、半導体集積回路2では、遅延調整部320が、エッジ検出回路310から出力されたエッジ検出信号EDを同期クロック信号PLLOUTの周期の単位で遅延させて、同期リセット信号SRとしてクロック分周回路31に出力する。図6では、遅延調整部320が、エッジ検出信号EDを同期クロック信号PLLOUTの2周期分だけ遅延させて同期リセット信号SRとしてクロック分周回路31に出力している。このため、遅延調整部320は、時刻t21において同期リセット信号SRを“High”レベルにし、その後、時刻t22において同期リセット信号SRを“Low”レベルにする。これにより、クロック分周回路31は、遅延調整部320から出力された同期リセット信号SRの“High”レベルによって分周の動作がリセットされ、同期リセット信号SRが“Low”レベルになった、つまり、リセットが解除された時刻t22から、同期クロック信号PLLOUTを分周した内部クロック信号ICKの出力を開始する。なお、クロック分周回路31が時刻t22から出力を開始した内部クロック信号ICKも、伝搬遅延34によって遅延する。このため、クロック分周回路31が時刻t22から出力を開始した内部クロック信号ICKは、伝搬遅延34によって遅延した時刻t23から、内部クロック信号ICK(調整後)のタイミングで、大規模回路ブロック32内のそれぞれの回路要素に出力される。この内部クロック信号ICK(調整後)は、内部クロック信号ICKの遷移期間A内に示したように、立ち上がりエッジのタイミングが、原発振クロック信号Xtalの立ち上がりエッジのタイミングから遠くなっている。すなわち、クロック分周回路31が出力する内部クロック信号ICK(調整後)は、エッジ検出回路310が検出した原発振クロック信号Xtalの立ち上がりエッジのタイミングから、より適切に位相をずらしたクロック信号となっている。このため、半導体集積回路2の出力信号OUTのレベルの変化(遷移)による電源ノイズ(自己ノイズ)が、クロック供給回路(水晶発振子)が発振する原発振クロック信号Xtalや、コンパレータ10が出力する基準クロック信号RCKの立ち上がりエッジにジッタを起こさせる要因にはならない。
より具体的には、図6に示した内部クロック信号ICK(調整後)のタイミングでは、時刻t24における内部クロック信号ICKの立ち上がりエッジのタイミングが、時刻t03における原発振クロック信号Xtalの立ち上がりエッジのタイミングから遠くなっている。このため、図6において実線で示した、内部クロック信号ICK(調整後)のそれぞれの立ち上がりエッジに同期して多く流れる過渡電流(調整後)による電源ノイズ(自己ノイズ)は、時刻t03のときの原発振クロック信号Xtal(基準クロック信号RCK)の立ち上がりエッジにジッタを起こさせる要因にはならない。
このように、半導体集積回路2では、エッジ検出回路310が基準クロック信号RCKの立ち上がりエッジを検出した後、遅延調整部320がクロック分周回路31をリセットするタイミングを遅らせる。これにより、半導体集積回路2では、内部クロック信号ICKのクロック経路に伝搬遅延がある場合でも、内部クロック信号ICKの立ち上がりエッジのタイミングを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずらす。これにより、半導体集積回路2でも、第1の実施形態の半導体集積回路1と同様に、外部に出力する出力信号OUTのレベルの変化(遷移)によって装置のシステム基板に発生させてしまう電源ノイズ(自己ノイズ)のタイミングが、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずれる。このため、半導体集積回路2でも、第1の実施形態の半導体集積回路1と同様に、電源ノイズ(自己ノイズ)を発生させたとしても、この電源ノイズは、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジを変動させる(ジッタを起こさせる)要因にはならない。言い換えれば、半導体集積回路2でも、第1の実施形態の半導体集積回路1と同様に、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジに変動(ジッタ)を引き起こす要因となる電源ノイズ(自己ノイズ)をなくしている。
第2の実施形態によれば、エッジ検出信号(エッジ検出信号ED)を同期クロック信号(同期クロック信号PLLOUT)の周期の単位で遅延させる遅延調整部(遅延調整部320)、をさらに備える、半導体集積回路(半導体集積回路2)が構成される。
また、第2の実施形態によれば、エッジ検出回路(エッジ検出回路310)にエッジ(第1の実施形態では、立ち上がりエッジ)の検出を開始させるとともに、エッジ検出信号(エッジ検出信号ED)を遅延させる時間を遅延調整部320に設定する制御部(制御部20)、をさらに備える、半導体集積回路2が構成される。
上述したように、第2の実施形態の半導体集積回路2では、第1の実施形態の半導体集積回路1と同様に、エッジ検出回路310が基準クロック信号RCKの立ち上がりエッジを検出する。また、第2の実施形態の半導体集積回路2では、遅延調整部320がタイミングを遅らせてクロック分周回路31をリセットする。これにより、第2の実施形態の半導体集積回路2では、内部クロック信号ICKのクロック経路に伝搬遅延がある場合でも、第1の実施形態の半導体集積回路1と同様に、クロック分周回路31が生成する内部クロック信号ICKの立ち上がりエッジのタイミングを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずらす。これにより、第2の実施形態の半導体集積回路2でも、第1の実施形態の半導体集積回路1と同様に、外部に出力する出力信号OUTのレベルの変化(遷移)によって、第2の実施形態の半導体集積回路2を搭載した装置(システム)のシステム基板に電源ノイズ(自己ノイズ)を発生させてしまった場合でも、この電源ノイズ(自己ノイズ)が発生するタイミングが、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずれることになる。このことにより、第2の実施形態の半導体集積回路2でも、第1の実施形態の半導体集積回路1と同様に、発生させてしまった電源ノイズ(自己ノイズ)が、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジを変動させる(ジッタを起こさせる)要因にはならない。つまり、第2の実施形態の半導体集積回路2でも、第1の実施形態の半導体集積回路1と同様に、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジに変動(ジッタ)を引き起こすタイミングでの電源ノイズ(自己ノイズ)の発生をなくしている。
このことにより、第2の実施形態の半導体集積回路2を搭載した装置(システム)でも、第1の実施形態の半導体集積回路1を搭載した装置(システム)と同様に、第2の実施形態の半導体集積回路2が発生させてしまった電源ノイズ(自己ノイズ)に起因するシステム全体の性能の低下を抑えることができる。
なお、第2の実施形態の半導体集積回路2では、遅延調整部320が、(TICK-TDICK)の時間に相当する固定の遅延時間だけエッジ検出信号EDを遅延させた同期リセット信号SRによって、クロック分周回路31が生成する内部クロック信号ICKを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングから同期クロック信号PLLOUTの周期の単位で位相をずらす構成について説明した。そして、第2の実施形態の半導体集積回路2では、遅延調整部320が、制御部20からの制御に応じて、エッジ検出信号EDを遅延させる同期クロック信号PLLOUTの周期を変更することができる構成についても説明した。しかし、第2の実施形態の半導体集積回路2においては、制御部20によって遅延調整部320がエッジ検出信号EDを遅延させる同期クロック信号PLLOUTの周期を変更する方法については説明していない。例えば、第2の実施形態の半導体集積回路2においては、制御部20が、基準クロック信号RCKの立ち上がりエッジのタイミングと内部クロック信号ICKの立ち上がりエッジのタイミングとのずれ量、つまり、基準クロック信号RCKと内部クロック信号ICKとの位相のずれ量に基づいて、遅延調整部320がエッジ検出信号EDを遅延させる同期クロック信号PLLOUTの周期を変更する構成にしてもよい。
(第3の実施形態)
次に、本発明の第3の実施形態の半導体集積回路について説明する。本発明の第3の実施形態の半導体集積回路は、基準クロック信号RCKと内部クロック信号ICKとの位相のずれ量に基づいて、内部クロック信号ICKのクロック経路に伝搬遅延を考慮したタイミングに、内部クロック信号ICKの位相を調整する構成である。
図7は、本発明の第3の実施形態における半導体集積回路の概略構成を示したブロック図である。図7に示した第3の実施形態の半導体集積回路の構成には、図2に示した第1の実施形態の半導体集積回路1や、図4に示した第2の実施形態の半導体集積回路2と同様の構成要素を含んでいる。従って、第3の実施形態の半導体集積回路の構成要素において、第1の実施形態の半導体集積回路1や第2の実施形態の半導体集積回路2の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
図7に示した半導体集積回路3は、コンパレータ10と、制御部20と、システムPLL30と、クロック分周回路31と、エッジ検出回路310と、遅延調整部320と、位相比較部330と、ダミー遅延部331と、大規模回路ブロック32と、出力バッファ33と、を備えている。半導体集積回路3では、第2の実施形態の半導体集積回路2に、位相比較部330とダミー遅延部331とが追加されている。なお、図7に示した半導体集積回路3の構成においても、図4に示した第2の実施形態の半導体集積回路2と同様に、内部クロック信号ICKのクロック経路の伝搬遅延を、伝搬遅延34によって模式的に示している。また、半導体集積回路3は、PLL40と、大規模回路ブロック41と、PLL50と、アナログ回路51と、を備えている。
半導体集積回路3も、図2に示した第1の実施形態の半導体集積回路1や、図4に示した第2の実施形態の半導体集積回路2と同様に、例えば、ASICなどによって実現される大規模な半導体集積回路である。半導体集積回路3も、第1の実施形態の半導体集積回路1や第2の実施形態の半導体集積回路2と同様に、半導体集積回路3を搭載した装置(システム)において、予め定めた機能を実現する。半導体集積回路3も、第1の実施形態の半導体集積回路1や第2の実施形態の半導体集積回路2と同様に、装置のシステムを構成するためのシステム基板上に実装され、同じシステム基板に共に実装されたクロック供給回路から出力された予め定めた周波数のクロック信号に基づいて、装置のシステムにおける予め定めた機能を実現するための動作をする。以下の説明においては、第1の実施形態の半導体集積回路1や第2の実施形態の半導体集積回路2と同様に、装置のシステム基板に実装されたクロック供給回路が水晶発振子であり、半導体集積回路3は、水晶発振子が発振した原発振クロック信号Xtalに基づいて動作するものとして説明する。
半導体集積回路3では、コンパレータ10が、波形を整形した原発振クロック信号Xtalを、システムPLL30、エッジ検出回路310、PLL40、およびPLL50に加えて位相比較部330にも供給する。
また、半導体集積回路3では、クロック分周回路31が、生成した内部クロック信号ICKを、大規模回路ブロック32内のそれぞれの回路要素に加えて、ダミー遅延部331にも出力する。
また、半導体集積回路3では、制御部20が、内部クロック信号ICKの位相調整量を決定して遅延調整部320に設定する。より具体的には、制御部20は、遅延調整部320においてエッジ検出信号EDを遅延させる時間、つまり、D型フリップフロップの段数を決定し、決定したD型フリップフロップの段数を設定(選択)するための遅延調整信号DAを、遅延調整部320に出力する。なお、半導体集積回路3に備えた遅延調整部320の構成は、図5に示した遅延調整部320の構成である。従って、遅延調整部320は、セレクタ3205が、制御部20から出力された遅延調整信号DAに応じて、エッジ検出信号EDまたは4つのD型フリップフロップの出力信号のいずれか1つの信号を選択し、選択した信号を同期リセット信号SRとして出力する。
ダミー遅延部331は、内部クロック信号ICKのクロック経路の伝搬遅延に相当する遅延量を模擬する回路である。より具体的には、ダミー遅延部331は、大規模回路ブロック32に備えたそれぞれの回路要素にクロック分周回路31が出力した内部クロック信号ICKの信号線を引き回す際に、それぞれの回路要素の配置に応じた伝搬遅延を模擬する遅延回路である。つまり、ダミー遅延部331は、伝搬遅延34と同じ遅延量を模擬する。図7に示した半導体集積回路3の構成においては、伝搬遅延34と同じ遅延量を、複数のバッファ回路が直列に接続された構成によって模擬する構成のダミー遅延部331を示している。なお、ダミー遅延部331が伝搬遅延34と同じ遅延量を模擬する構成は、図7に示したダミー遅延部331の構成に限定されるものではなく、伝搬遅延34と同じ遅延量を模擬することができれば、いかなる構成であってもよい。ダミー遅延部331は、クロック分周回路31から出力された内部クロック信号ICKを、伝搬遅延34と同じ遅延時間だけ遅延させて、位相比較部330に出力する。
位相比較部330は、コンパレータ10から出力された基準クロック信号RCKと、ダミー遅延部331が遅延させた内部クロック信号ICKとの位相を比較する。位相比較部330は、基準クロック信号RCKを基準のクロック信号とし、ダミー遅延部331が遅延させた内部クロック信号ICK(以下、「遅延内部クロック信号DICK」という)を比較対象のクロック信号として、それぞれのクロック信号同士の位相を比較する。位相比較部330は、基準クロック信号RCKと遅延内部クロック信号DICKとの位相を比較した結果を表す位相比較結果信号PDを、制御部20に出力する。なお、位相比較部330が出力する位相比較結果信号PDには、遅延内部クロック信号DICKの立ち上がりエッジの位相が、基準クロック信号RCKの立ち上がりエッジの位相よりも進んでいるか、遅れているかを表す情報が含まれている。
半導体集積回路3では、制御部20が、位相比較部330から出力された位相比較結果信号PDに基づいて、遅延調整部320にエッジ検出信号EDを遅延させる時間を決定し、決定した結果に応じて内部クロック信号ICKの位相調整量を遅延調整部320に設定する。より具体的には、半導体集積回路3では、制御部20が、遅延調整部320に備えたD型フリップフロップによって遅延させるエッジ検出信号EDの段数を決定し、決定した段数を表す情報を、遅延調整信号DAとして遅延調整部320に備えたセレクタ3205に出力する。そして、半導体集積回路3では、遅延調整部320に備えたセレクタ3205が、遅延調整信号DAが表す段数のD型フリップフロップから出力された出力信号を選択し、選択した信号を同期リセット信号SRとしてクロック分周回路31に出力する。これにより、半導体集積回路3では、位相比較部330が比較した基準クロック信号RCKと遅延内部クロック信号DICKとの位相差に応じて、クロック分周回路31が生成する内部クロック信号ICKの位相を変更、つまり、内部クロック信号ICKの位相調整量を変更する。
なお、半導体集積回路3においても、クロック分周回路31が生成する内部クロック信号ICKは、制御部20がエッジ検出回路310に位相調整イネーブル信号ENを出力した後で、エッジ検出回路310が検出した基準クロック信号RCKの最初の立ち上がりエッジのタイミングに同期したクロック信号である。ただし、半導体集積回路3でも、第2の実施形態の半導体集積回路2と同様に、遅延調整部320が同期リセット信号SRのタイミングを遅延させているため、クロック分周回路31が生成する内部クロック信号ICKは、同期クロック信号PLLOUTの複数周期分の位相をずらしたクロック信号である。
このため、半導体集積回路3でも、第2の実施形態の半導体集積回路2と同様に、出力バッファ33が出力する出力信号OUTが、遅延調整部320が遅延させた同期クロック信号PLLOUTの複数周期分だけ遅いタイミングで、レベルが変化(遷移)することになる。なお、半導体集積回路3においても、第1の実施形態の半導体集積回路1や第2の実施形態の半導体集積回路2と同様に、出力信号OUTのレベルが変化(遷移)による電源ノイズ(自己ノイズ)が、クロック供給回路(水晶発振子)が発振する原発振クロック信号Xtalや、コンパレータ10が出力する基準クロック信号RCKの立ち上がりエッジにジッタを起こさせる要因にはならない。むしろ、半導体集積回路3では、基準クロック信号RCKと遅延内部クロック信号DICKとの位相差に応じたタイミングで出力信号OUTのレベルが変化(遷移)するため、より適切に原発振クロック信号Xtalや基準クロック信号RCKの立ち上がりエッジに起こり得るジッタを抑えることができる。
なお、半導体集積回路3では、内部クロック信号ICKの位相調整量が第2の実施形態の半導体集積回路2と異なるが、半導体集積回路3における内部クロック信号ICKに対する位相調整の動作は、第2の実施形態の半導体集積回路2と同様である。従って、半導体集積回路3における内部クロック信号ICKに対する位相調整の動作に関する詳細な説明は省略する。
ここで、位相比較部330の構成および位相比較の動作の一例について説明する。図8は、本発明の第3の実施形態の半導体集積回路3に備えた位相比較部330の概略構成の一例および位相比較部330の動作の一例を示した図である。図8の(a)には、位相比較部330の構成の一例を示している。また、図8の(b)~図8の(d)には、図8の(a)に示した構成の位相比較部330における位相比較動作の一例を示している。また、図8の(e)には、位相比較部330から出力された位相比較結果信号PDに基づいて制御部20が決定する遅延調整部320にエッジ検出信号EDを遅延させる時間(遅延調整値)の範囲の一例を模式的に示している。
まず、図8の(a)に示した位相比較部330の構成について説明する。なお、半導体集積回路3においても、基準クロック信号RCKは、第1の実施形態の半導体集積回路1や第2の実施形態の半導体集積回路2と同様に、原発振クロック信号Xtalと同様のクロック信号である。以下の説明においては、位相比較部330が、遅延内部クロック信号DICKと原発振クロック信号Xtalとの位相を比較するものとして説明する。
位相比較部330では、原発振クロック信号Xtalを、位相比較する基準のクロック信号とし、遅延内部クロック信号DICKを、位相比較する対象のクロック信号としている。位相比較部330は、D型フリップフロップ(D-FF)3301と、カウンタ3302と、を備えている。位相比較部330では、D-FF3301のデータ入力として遅延内部クロック信号DICKが入力され、D-FF3301のクロック入力として原発振クロック信号Xtalが入力されている。そして、位相比較部330では、D-FF3301から出力される出力信号FFOUTがカウンタ3302に入力されている。また、位相比較部330では、カウンタ3302のクロック入力として原発振クロック信号Xtalが入力されている。そして、位相比較部330では、カウンタ3302の出力信号を、位相比較結果信号PDとして出力する。
位相比較部330では、D-FF3301が、原発振クロック信号Xtalの立ち上がりエッジのタイミングで、遅延内部クロック信号DICKのレベルを取り込んで保持する。また、位相比較部330では、カウンタ3302が、原発振クロック信号Xtalの立ち上がりエッジのタイミングで、D-FF3301から出力された出力信号FFOUT、つまり、保持した遅延内部クロック信号DICKのレベルをカウントする。なお、カウンタ3302は、D-FF3301が出力した出力信号FFOUTが“High”レベルであるときを、予め定めた回数、つまり、原発振クロック信号Xtalにおける予め定めた周期の期間だけカウントする。そして、位相比較部330では、カウンタ3302が予め定めた回数だけカウントした結果の値(カウント値)を位相比較結果信号PDとして出力する。つまり、位相比較部330は、カウンタ3302が原発振クロック信号Xtalの立ち上がりエッジのタイミングでカウントした、遅延内部クロック信号DICKが“High”レベルである回数を、遅延内部クロック信号DICKの立ち上がりエッジの位相が、原発振クロック信号Xtalの立ち上がりエッジの位相よりも進んでいるか、遅れているかを表す情報(位相比較結果信号PD)として出力する。
次に、図8の(b)~図8の(d)を用いて、図8の(a)に示した位相比較部330における位相比較動作の一例について説明する。位相比較部330に備えたカウンタ3302が、D-FF3301から出力された出力信号FFOUTの“High”レベルをカウントする原発振クロック信号Xtalの周期は、複数回カウントすることができる周期であれば、その長さ、つまり、カウントする回数に関しては、特に規定しない。以下の説明においては、一例として、位相比較部330に備えたカウンタ3302が、原発振クロック信号Xtalの32周期分の期間だけ、D-FF3301から出力された出力信号FFOUTの“High”レベルをカウントするものとして説明する。
まず、遅延内部クロック信号DICKの立ち上がりエッジの位相が、原発振クロック信号Xtalの立ち上がりエッジの位相よりも常に遅れている場合の動作について説明する。つまり、遅延内部クロック信号DICKの立ち上がりエッジの位相が、原発振クロック信号Xtalの立ち上がりエッジの位相よりも遅れている状態で安定している場合について説明する。この場合、D-FF3301は、図8の(b)に示したように、原発振クロック信号Xtalの立ち上がりエッジのタイミングである時刻t31や時刻t32のときに、遅延内部クロック信号DICKの“High”レベルを取り込んで保持する。そして、D-FF3301は、保持している“High”レベルの出力信号FFOUTをカウンタ3302に出力する。このため、カウンタ3302は、原発振クロック信号Xtalの立ち上がりエッジのタイミングでD-FF3301が出力した出力信号FFOUTの“High”レベルを32回カウントし、カウント値=32の位相比較結果信号PDを出力する。
続いて、遅延内部クロック信号DICKの立ち上がりエッジの位相が、原発振クロック信号Xtalの立ち上がりエッジの位相よりも常に進んでいる場合の動作について説明する。つまり、遅延内部クロック信号DICKの立ち上がりエッジの位相が、原発振クロック信号Xtalの立ち上がりエッジの位相よりも進んでいる状態で安定している場合について説明する。この場合、D-FF3301は、図8の(c)に示したように、原発振クロック信号Xtalの立ち上がりエッジのタイミングである時刻t31や時刻t32のときに、遅延内部クロック信号DICKの“Low”レベルを取り込んで保持する。そして、D-FF3301は、保持している“Low”レベルの出力信号FFOUTをカウンタ3302に出力する。このため、カウンタ3302は、原発振クロック信号Xtalの立ち上がりエッジのタイミングでD-FF3301が出力した出力信号FFOUTの“High”レベルを32回カウントすることなく、カウント値=0の位相比較結果信号PDを出力する。
続いて、遅延内部クロック信号DICKの立ち上がりエッジの位相が、原発振クロック信号Xtalの立ち上がりエッジの位相よりも遅れているときと進んでいるときとが含まれている場合の動作について説明する。つまり、遅延内部クロック信号DICKの立ち上がりエッジの位相が、原発振クロック信号Xtalの立ち上がりエッジの位相に一致しているため、一方の状態に安定していない場合について説明する。この場合、D-FF3301は、図8の(d)に示したように、原発振クロック信号Xtalの立ち上がりエッジのタイミングである時刻t31や時刻t32のときに、遅延内部クロック信号DICKの“High”レベルまたは“Low”レベルを取り込んで保持する。そして、D-FF3301は、保持している“High”レベルまたは“Low”レベルの出力信号FFOUTをカウンタ3302に出力する。このため、カウンタ3302は、原発振クロック信号Xtalの立ち上がりエッジのタイミングでD-FF3301が出力した出力信号FFOUTの“High”レベルのみをカウントし、カウント値が31~1の間の位相比較結果信号PDを出力する。図8の(d)には、カウンタ3302が、カウント値≒15(カウント値=15に近い範囲の複数の値)の位相比較結果信号PDを出力している場合の一例を示している。
このような構成および動作によって位相比較部330は、遅延内部クロック信号DICKと原発振クロック信号Xtalとの位相を比較した結果を表す位相比較結果信号PDを、制御部20に出力する。つまり、位相比較部330は、遅延内部クロック信号DICKの立ち上がりエッジの位相に対する原発振クロック信号Xtalの立ち上がりエッジの位相の状態に応じて異なるカウント値の位相比較結果信号PDを、制御部20に出力する。これにより、半導体集積回路3では、制御部20が、位相比較部330から出力された位相比較結果信号PDが表すカウント値に基づいて、遅延調整部320にエッジ検出信号EDを遅延させる時間を、内部クロック信号ICKの位相調整量として決定する。
なお、図8の(a)~図8の(d)には、原発振クロック信号Xtalにおける予め定めた周期の期間だけ、遅延内部クロック信号DICKのレベルが“High”レベルであるときをカウントする構成および動作の位相比較部330を示した。しかし、位相比較部330は、図8の(a)~図8の(d)に示した構成および動作の位相比較部に限定されるものではない。より具体的には、半導体集積回路3に備える位相比較部330は、遅延内部クロック信号DICKと原発振クロック信号Xtalとの位相を比較し、少なくとも、遅延内部クロック信号DICKの立ち上がりエッジの位相が基準クロック信号RCKの立ち上がりエッジの位相と一致しているか否かを表す位相比較結果信号PDを出力することができれば、どのような構成および動作の位相比較部であってもよい。
次に、図8の(e)を用いて、制御部20が遅延調整部320にエッジ検出信号EDを遅延させる時間(遅延調整値)を決定する動作の一例について説明する。制御部20は、位相比較部330から出力された位相比較結果信号PDが表すカウント値が、遅延内部クロック信号DICKと原発振クロック信号Xtalとの位相が遅れている状態または進んでいる状態で安定していることを表している範囲内に、遅延調整部320にエッジ検出信号EDを遅延させる時間(遅延調整値)を決定する。言い換えれば、制御部20は、位相比較部330から出力された位相比較結果信号PDが表すカウント値が、遅延内部クロック信号DICKの立ち上がりエッジの位相が原発振クロック信号Xtalの立ち上がりエッジの位相に一致していないことを表している範囲内に、遅延調整部320に備えたD型フリップフロップの段数を決定する。
上述したように、位相比較部330は、遅延内部クロック信号DICKの立ち上がりエッジの位相が、原発振クロック信号Xtalの立ち上がりエッジの位相よりも遅れている状態のときには、カウント値=32の位相比較結果信号PDを出力する。また、位相比較部330は、遅延内部クロック信号DICKの立ち上がりエッジの位相が、原発振クロック信号Xtalの立ち上がりエッジの位相よりも進んでいる状態のときには、カウント値=0の位相比較結果信号PDを出力する。また、位相比較部330は、遅延内部クロック信号DICKの立ち上がりエッジの位相が、原発振クロック信号Xtalの立ち上がりエッジの位相に一致している状態のときには、カウント値が31~1の間の位相比較結果信号PDを出力する。
このため、制御部20は、位相比較部330から出力された位相比較結果信号PDが表すカウント値が、遅延内部クロック信号DICKと原発振クロック信号Xtalとの位相が遅れている状態または進んでいる状態であることを表している範囲を遅延調整値に決定する。つまり、制御部20は、位相比較部330から出力された位相比較結果信号PDが表すカウント値が、カウント値=32またはカウント値=0である範囲(図8の(e)に示した「位相=一致」以外の範囲)の遅延調整値を決定し、この遅延調整値となるD型フリップフロップの段数を設定(選択)するための遅延調整信号DAを、遅延調整部320に出力する。
なお、半導体集積回路3でも、第1の実施形態の半導体集積回路1や第2の実施形態の半導体集積回路2と同様に、装置のシステム基板の電源がオンされ、制御部20が起動したときに位相調整の動作を開始し、位相調整イネーブル信号ENを“High”レベルにする。しかし、半導体集積回路3では、制御部20が起動したときの位相調整の動作において遅延調整部320に出力した遅延調整信号DAが、必ずしも遅延内部クロック信号DICKと原発振クロック信号Xtalとの位相が遅れている状態または進んでいる状態であることを表している範囲の遅延調整値であるとは限らない。つまり、制御部20が起動したときに遅延調整部320に設定したD型フリップフロップの段数で動作した後に位相比較部330が位相比較をした結果、遅延内部クロック信号DICKの立ち上がりエッジの位相が、原発振クロック信号Xtalの立ち上がりエッジの位相に一致している状態であることも考えられる。この場合、制御部20は、位相調整イネーブル信号ENを一旦“Low”レベルにして異なる遅延調整値になる遅延調整信号DAを遅延調整部320に出力して、位相調整イネーブル信号ENを再度“High”レベルにする。つまり、制御部20は、遅延内部クロック信号DICKの立ち上がりエッジの位相が原発振クロック信号Xtalの立ち上がりエッジの位相に一致していることを表す位相比較結果信号PDが位相比較部330から出力された場合には、起動したときと同様に位相調整の動作をやり直す。これにより、遅延調整部320は、セレクタ3205によって異なる段数のD型フリップフロップから出力された出力信号を選択した同期リセット信号SRをクロック分周回路31に出力し、クロック分周回路31は、異なる位相の内部クロック信号ICKを生成し直して、大規模回路ブロック32内のそれぞれの回路要素に出力する。
なお、制御部20は、位相比較部330から、遅延内部クロック信号DICKの立ち上がりエッジの位相が原発振クロック信号Xtalの立ち上がりエッジの位相に一致していることを表す位相比較結果信号PDがさらに出力された場合には、同様に位相調整の動作をやり直すことによって、クロック分周回路31が生成する内部クロック信号ICKの位相を変更する。つまり、制御部20は、位相比較部330から出力された位相比較結果信号PDに応じて位相調整の動作を繰り返すことによって、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を変更する。
なお、制御部20は、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を変更した最終的な遅延調整値を記憶しておく構成であってもよい。この場合、半導体集積回路3を搭載した装置(システム)では、例えば、システム基板の電源をオフせずに消費電力を低減する、つまり、基準クロック信号RCKの生成を継続した状態で他の構成要素の動作を停止するスタンバイモードやスリープモードなどの低消費電力モードから通常の動作モードに復帰する際に、記憶しておいた遅延調整値に基づいて、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を変更することができる。これにより、半導体集積回路3を搭載した装置(システム)では、制御部20が位相比較部330から出力された位相比較結果信号PDに応じて位相調整の動作を繰り返すよりも早く、通常の動作モードに復帰することができる。つまり、半導体集積回路3を搭載した装置(システム)では、原発振クロック信号Xtalと内部クロック信号ICKとの位相の関係が変わってしまうことがなければ、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を変更するための位相調整の動作をすることなく、以前の遅延調整値を利用することができる。
なお、図8の(e)では、位相比較部330から出力された位相比較結果信号PDが表すカウント値がカウント値=32またはカウント値=0である範囲以外を、「位相=一致」の範囲とし、この「位相=一致」範囲以外、つまり、位相比較結果信号PDが表すカウント値がカウント値=32またはカウント値=0である場合のみを、決定する遅延調整値とする動作を説明した。しかし、例えば、半導体集積回路3が発生した電源ノイズ(自己ノイズ)によって起こる、クロック供給回路(水晶発振子)が発振する原発振クロック信号Xtalや、コンパレータ10が出力する基準クロック信号RCKの立ち上がりエッジの変動(ジッタ)に許容範囲があることも考えられる。この場合、制御部20は、「位相=遅れ」や「位相=進み」とする範囲を広げて、位相比較結果信号PDが表すカウント値が、例えば、カウント値=3~カウント値=30の間である場合を、「位相=一致」の範囲としてもよい。
このように、半導体集積回路3では、ダミー遅延部331によって、内部クロック信号ICKのクロック経路の伝搬遅延(伝搬遅延34)によって、大規模回路ブロック32に備えたそれぞれの回路要素に入力される内部クロック信号ICKの遅延を模擬する。また、半導体集積回路3では、位相比較部330が、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジの位相と、ダミー遅延部331が遅延させた内部クロック信号ICK(遅延内部クロック信号DICK)の立ち上がりエッジの位相とを比較する。そして、半導体集積回路3では、制御部20が、位相比較部330から出力された位相比較結果信号PDに基づいて、遅延調整部320にエッジ検出信号EDを遅延させる時間、つまり、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を遅延調整部320に設定する。これにより、半導体集積回路3では、内部クロック信号ICKのクロック経路に伝搬遅延がある場合でも、内部クロック信号ICKの立ち上がりエッジのタイミングを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずらす。これにより、半導体集積回路3でも、第1の実施形態の半導体集積回路1や第2の実施形態の半導体集積回路2と同様に、外部に出力する出力信号OUTのレベルの変化(遷移)によって装置のシステム基板に発生させてしまう電源ノイズ(自己ノイズ)のタイミングが、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずれる。このため、半導体集積回路3でも、第1の実施形態の半導体集積回路1や第2の実施形態の半導体集積回路2と同様に、電源ノイズ(自己ノイズ)を発生させたとしても、この電源ノイズは、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジを変動させる(ジッタを起こさせる)要因にはならない。言い換えれば、半導体集積回路3でも、第1の実施形態の半導体集積回路1や第2の実施形態の半導体集積回路2と同様に、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジに変動(ジッタ)を引き起こす要因となる電源ノイズ(自己ノイズ)をなくしている。
第3の実施形態によれば、分周クロック信号(内部クロック信号ICK)の経路の伝搬遅延(伝搬遅延34)を模擬し、内部クロック信号ICKを伝搬遅延に応じた時間だけ遅延させる遅延部(ダミー遅延部331)と、基準クロック信号(基準クロック信号RCK、原発振クロック信号Xtalであってもよい)と、ダミー遅延部331が遅延させた内部クロック信号ICKとの位相を比較する位相比較部(位相比較部330)と、をさらに備える、半導体集積回路(半導体集積回路3)が構成される。
また、第3の実施形態によれば、遅延調整部(遅延調整部320)は、位相比較部330の位相比較結果に基づいて設定された同期クロック信号(同期クロック信号PLLOUT)の周期分の時間だけ、エッジ検出信号(エッジ検出信号ED)を遅延させる、半導体集積回路3が構成される。
また、第3の実施形態によれば、エッジ検出回路(エッジ検出回路310)にエッジ(第1の実施形態では、立ち上がりエッジ)の検出を開始させるとともに、位相比較部330の位相比較結果に基づいて、エッジ検出信号EDを遅延させる時間を遅延調整部320に設定する制御部(制御部20)、をさらに備える、半導体集積回路3が構成される。
上述したように、第3の実施形態の半導体集積回路3では、第1の実施形態や第2の実施形態の半導体集積回路と同様に、エッジ検出回路310が基準クロック信号RCKの立ち上がりエッジを検出する。また、第3の実施形態の半導体集積回路3では、第2の実施形態の半導体集積回路2と同様に、遅延調整部320がタイミングを遅らせてクロック分周回路31をリセットする。このとき、第3の実施形態の半導体集積回路3では、制御部20が、位相比較部330が基準クロック信号RCKの立ち上がりエッジの位相と、ダミー遅延部331が遅延させた内部クロック信号ICK(遅延内部クロック信号DICK)の立ち上がりエッジの位相とを比較した位相比較結果信号PDに基づいて、遅延調整部320がクロック分周回路31をリセットするタイミングを遅らせる時間を遅延調整部320に設定する。これにより、第3の実施形態の半導体集積回路3では、内部クロック信号ICKのクロック経路に伝搬遅延がある場合でも、第1の実施形態や第2の実施形態の半導体集積回路と同様に、クロック分周回路31が生成する内部クロック信号ICKの立ち上がりエッジのタイミングを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずらす。これにより、第3の実施形態の半導体集積回路3でも、第1の実施形態や第2の実施形態の半導体集積回路と同様に、外部に出力する出力信号OUTのレベルの変化(遷移)によって、第3の実施形態の半導体集積回路3を搭載した装置(システム)のシステム基板に電源ノイズ(自己ノイズ)を発生させてしまった場合でも、この電源ノイズ(自己ノイズ)が発生するタイミングが、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずれることになる。このことにより、第3の実施形態の半導体集積回路3でも、第1の実施形態や第2の実施形態の半導体集積回路と同様に、発生させてしまった電源ノイズ(自己ノイズ)が、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジを変動させる(ジッタを起こさせる)要因にはならない。つまり、第3の実施形態の半導体集積回路3でも、第1の実施形態や第2の実施形態の半導体集積回路と同様に、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジに変動(ジッタ)を引き起こすタイミングでの電源ノイズ(自己ノイズ)の発生をなくしている。
このことにより、第3の実施形態の半導体集積回路3を搭載した装置(システム)でも、第1の実施形態や第2の実施形態の半導体集積回路を搭載した装置(システム)と同様に、第3の実施形態の半導体集積回路3が発生させてしまった電源ノイズ(自己ノイズ)に起因するシステム全体の性能の低下を抑えることができる。
なお、第3の実施形態の半導体集積回路3では、制御部20が、位相比較部330から出力された位相比較結果信号PDに応じて位相調整の動作を繰り返すことによって、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を順次変更する構成について説明した。これは、位相比較部330が、遅延内部クロック信号DICKの立ち上がりエッジの位相が、基準クロック信号RCKの立ち上がりエッジの位相よりも進んでいるか遅れているかを表す位相比較結果信号PDを出力する構成であることによるものである。しかし、上述したように、半導体集積回路3に備える位相比較部330は、遅延内部クロック信号DICKと原発振クロック信号Xtalとの位相を比較することができれば、どのような構成および動作の位相比較部であってもよい。このため、半導体集積回路3に備える位相比較部330は、例えば、遅延内部クロック信号DICKの立ち上がりエッジの位相と基準クロック信号RCKの立ち上がりエッジの位相とを比較し、位相のずれ量の大きさを表す情報が含まれている位相比較結果信号PDを出力する構成であってもよい。この場合、制御部20は、位相調整の動作を繰り返さなくても、位相比較部330から出力された1回分の位相比較結果信号PDに基づいて、遅延調整部320にエッジ検出信号EDを遅延させる時間を直ちに決定することができる。そして、この場合には、制御部20は、決定した結果に応じて、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を1回のみ遅延調整部320に設定する動作をしてもよい。
なお、第2の実施形態や第3の実施形態の半導体集積回路では、遅延調整部320が、同期クロック信号PLLOUTの周期の単位でエッジ検出信号EDを遅延させた同期リセット信号SRによって、クロック分周回路31が生成する内部クロック信号ICKの立ち上がりエッジのタイミングを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングから同期クロック信号PLLOUTの周期の単位で位相をずらす構成について説明した。しかし、第2の実施形態や第3の実施形態の半導体集積回路においては、内部クロック信号ICKのクロック経路の伝搬遅延(伝搬遅延34)の遅延量は、必ずしも同期クロック信号PLLOUTの周期の単位で表されるとは限らない。つまり、第2の実施形態や第3の実施形態の半導体集積回路においては、大規模回路ブロック32に備えたそれぞれの回路要素に入力される内部クロック信号ICKの遅延時間が、同期クロック信号PLLOUTの周期の間の時間であることも考えられる。この場合であっても、第2の実施形態や第3の実施形態の半導体集積回路では、同期クロック信号PLLOUTの周期の単位でクロック分周回路31が生成する内部クロック信号ICKの位相をずらしているため、発生させてしまった電源ノイズ(自己ノイズ)が、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジを変動させる(ジッタを起こさせる)要因にはならない。しかし、第2の実施形態や第3の実施形態の半導体集積回路においてクロック分周回路31が生成する内部クロック信号ICKの立ち上がりエッジのタイミングを基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずらす量(内部クロック信号ICKの位相調整量)は、同期クロック信号PLLOUTの周期の単位に限定されるものではない。例えば、第2の実施形態や第3の実施形態の半導体集積回路において、クロック分周回路31が生成する内部クロック信号ICKの立ち上がりエッジのタイミングを、内部クロック信号ICKのクロック経路における伝搬遅延に合わせて、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずらす構成にしてもよい。
(第4の実施形態)
次に、本発明の第4の実施形態の半導体集積回路について説明する。本発明の第4の実施形態の半導体集積回路は、内部クロック信号ICKのクロック経路に、同期クロック信号PLLOUTの周期の単位ではない時間の伝搬遅延があることを考慮して、内部クロック信号ICKの伝搬遅延に応じたタイミングに、内部クロック信号ICKの位相を調整する構成である。
図9は、本発明の第4の実施形態における半導体集積回路の概略構成を示したブロック図である。図9に示した第4の実施形態の半導体集積回路の構成には、図2に示した第1の実施形態の半導体集積回路1や、図4に示した第2の実施形態の半導体集積回路2、図7に示した第3の実施形態の半導体集積回路3と同様の構成要素を含んでいる。従って、第4の実施形態の半導体集積回路の構成要素において、第1の実施形態の半導体集積回路1や、第2の実施形態の半導体集積回路2、第3の実施形態の半導体集積回路3の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
図9に示した半導体集積回路4は、コンパレータ10と、制御部20と、システムPLL30と、クロック分周回路31と、エッジ検出回路310と、遅延調整部320と、位相比較部330と、ダミー遅延部331と、遅延微調整部340と、大規模回路ブロック32と、出力バッファ33と、を備えている。半導体集積回路4では、第3の実施形態の半導体集積回路3に、遅延微調整部340が追加されている。なお、図9に示した半導体集積回路4の構成においても、図4に示した第2の実施形態の半導体集積回路2や図7に示した第3の実施形態の半導体集積回路3と同様に、内部クロック信号ICKのクロック経路の伝搬遅延を、伝搬遅延34によって模式的に示している。また、半導体集積回路4は、PLL40と、大規模回路ブロック41と、PLL50と、アナログ回路51と、を備えている。
半導体集積回路4も、図2に示した第1の実施形態の半導体集積回路1や、図4に示した第2の実施形態の半導体集積回路2、図7に示した第3の実施形態の半導体集積回路3と同様に、例えば、ASICなどによって実現される大規模な半導体集積回路である。半導体集積回路4も、第1の実施形態の半導体集積回路1や、第2の実施形態の半導体集積回路2、第3の実施形態の半導体集積回路3と同様に、半導体集積回路4を搭載した装置(システム)において、予め定めた機能を実現する。半導体集積回路4も、第1の実施形態の半導体集積回路1や、第2の実施形態の半導体集積回路2、第3の実施形態の半導体集積回路3と同様に、装置のシステムを構成するためのシステム基板上に実装され、同じシステム基板に共に実装されたクロック供給回路から出力された予め定めた周波数のクロック信号に基づいて、装置のシステムにおける予め定めた機能を実現するための動作をする。以下の説明においては、第1の実施形態の半導体集積回路1や、第2の実施形態の半導体集積回路2、第3の実施形態の半導体集積回路3と同様に、装置のシステム基板に実装されたクロック供給回路が水晶発振子であり、半導体集積回路4は、水晶発振子が発振した原発振クロック信号Xtalに基づいて動作するものとして説明する。
半導体集積回路4では、クロック分周回路31が生成した内部クロック信号ICKを遅延微調整部340に出力し、遅延微調整部340が出力した内部クロック信号ICKDを、大規模回路ブロック32内のそれぞれの回路要素に出力する。また、半導体集積回路4では、ダミー遅延部331に入力される内部クロック信号ICKが、遅延微調整部340が出力した内部クロック信号ICKDに代わっている。つまり、第3の実施形態の半導体集積回路3においてそれぞれの構成要素に出力されていた内部クロック信号ICKが、半導体集積回路4では、遅延微調整部340が出力する内部クロック信号ICKDに代わっている。
遅延微調整部340は、制御部20からの制御に応じて、クロック分周回路31から出力された内部クロック信号ICKを、同期クロック信号PLLOUTの1周期内の時間だけ遅延させる。つまり、遅延微調整部340は、内部クロック信号ICKの立ち上がりエッジのタイミングを、内部クロック信号ICKのクロック経路における伝搬遅延34により合わせるために微調整する。遅延微調整部340は、遅延させた内部クロック信号ICKを、内部クロック信号ICKDとして、大規模回路ブロック32内のそれぞれの回路要素、およびダミー遅延部331に出力する。
ここで、遅延微調整部340の構成の一例について説明する。図10は、本発明の第4の実施形態の半導体集積回路4に備えた遅延微調整部340の概略構成の一例を示したブロック図である。遅延微調整部340は、4つのバッファ回路3401~バッファ回路3404と、セレクタ3405と、を備えている。遅延微調整部340では、バッファ回路3401、バッファ回路3402、バッファ回路3403、バッファ回路3404の順番で順次接続され、遅延微調整部340に入力された内部クロック信号ICKおよびそれぞれのバッファ回路の出力信号が、セレクタ3405の入力信号として接続されている。そして、遅延微調整部340では、セレクタ3405が選択した入力信号を、内部クロック信号ICKDとして出力する。
遅延微調整部340では、それぞれのバッファ回路が、入力された内部クロック信号ICKまたは前段のバッファ回路の出力信号を、バッファ回路における素子の遅延時間だけ遅延させて出力する。また、遅延微調整部340では、セレクタ3405が、制御部20からの制御に応じて、内部クロック信号ICKまたは4つのバッファ回路の出力信号のいずれか1つの信号を選択し、選択した信号を内部クロック信号ICKDとして出力する。
このような構成によって遅延微調整部340は、制御部20からの制御に応じて、クロック分周回路31から出力された内部クロック信号ICKをそのまま、または内部クロック信号ICKをバッファ回路の1つ分~4つ分だけ遅延させて、内部クロック信号ICKDとして大規模回路ブロック32内のそれぞれの回路要素に出力する。これにより、半導体集積回路4では、大規模回路ブロック32内のそれぞれの回路要素が動作する内部クロック信号ICKDを、第3の実施形態の半導体集積回路3と同様に同期クロック信号PLLOUTの1周期分~5周期分の位相をずらすとともに、バッファ回路の1つ分~4つ分の位相をさらにずらす構成となる。
なお、図10には、内部クロック信号ICKをそのまま、またはバッファ回路の1つ分~4つ分だけ遅延させて出力する遅延微調整部340の構成を示したが、遅延微調整部340の構成は、図10に示した構成に限定されるものではない。例えば、遅延微調整部340は、同期クロック信号PLLOUTの1周期分の遅延時間を設定することはできる数のバッファ回路を備える構成にしてもよい。この構成の場合、遅延微調整部340は、制御部20からの制御に応じて、内部クロック信号ICKを、同期クロック信号PLLOUTの1周期のいずれのタイミングにも遅延させて、内部クロック信号ICKDとして出力することができる。これにより、半導体集積回路2では、異なる様々な装置に搭載された場合でも、内部クロック信号ICKDの位相調整量を適切に変更することができる。なお、遅延微調整部340の構成は、内部クロック信号ICKを遅延させて内部クロック信号ICKDとして出力する構成であれば、どのような構成であってもよい。
なお、遅延微調整部340は、内部クロック信号ICKを遅延させる時間を変更する構成ではない、つまり、内部クロック信号ICKの位相調整量が固定の構成であってもよい。この場合、遅延微調整部340は、セレクタ3405を備えず、最終段のバッファ回路(図10では、バッファ回路3404)の出力信号を、内部クロック信号ICKDとして大規模回路ブロック32内のそれぞれの回路要素、およびダミー遅延部331に出力する構成となる。
ダミー遅延部331は、遅延微調整部340から出力された内部クロック信号ICKDを、伝搬遅延34と同じ遅延時間だけ遅延させ、遅延内部クロック信号DICKとして、位相比較部330に出力する。
なお、半導体集積回路4では、第3の実施形態の半導体集積回路3における内部クロック信号ICKの位相調整と同様の考え方に基づいて、制御部20が、内部クロック信号ICKの位相を微調整する際に、遅延微調整部340によって内部クロック信号ICKを遅延させる時間を決定し、決定した結果に応じて内部クロック信号ICKの位相調整量を遅延微調整部340に設定する。このとき、制御部20が遅延微調整部340に対して内部クロック信号ICKの位相調整量を設定するための信号は、制御部20が遅延調整部320に対して内部クロック信号ICKの位相調整量を設定するための遅延調整信号DAと同様の信号であってもよい。図9に示した半導体集積回路4では、制御部20が、遅延調整信号DAを遅延微調整部340にも出力する構成を示している。つまり、制御部20が、遅延調整部320と遅延微調整部340とのそれぞれが対応する信号を遅延させる時間を、遅延調整信号DAによって設定する構成を示している。この場合、半導体集積回路4では、制御部20が、遅延微調整部340に備えたバッファ回路によって遅延させる内部クロック信号ICKの段数を決定し、決定した段数を表す情報を、遅延調整信号DAとして遅延微調整部340に備えたセレクタ3405に出力する。そして、半導体集積回路4では、遅延微調整部340に備えたセレクタ3405が、遅延調整信号DAが表す段数のバッファ回路から出力された出力信号を選択し、選択した信号を内部クロック信号ICKDとして大規模回路ブロック32内のそれぞれの回路要素、およびダミー遅延部331に出力する。これにより、半導体集積回路4では、位相比較部330が比較した基準クロック信号RCKと遅延微調整部340による遅延時間を含む遅延内部クロック信号DICKとの位相差に応じて、クロック分周回路31が生成する内部クロック信号ICKの位相を変更、つまり、遅延微調整部340が遅延させる前の内部クロック信号ICKの位相調整量を変更する。
このため、半導体集積回路4では、第3の実施形態の半導体集積回路3よりも、出力バッファ33が出力する出力信号OUTが、遅延微調整部340が遅延させた同期クロック信号PLLOUTの1周期内の時間分だけ遅いタイミングで、レベルが変化(遷移)することになる。なお、半導体集積回路4においても、第1の実施形態の半導体集積回路1や、第2の実施形態の半導体集積回路2、第3の実施形態の半導体集積回路3と同様に、出力信号OUTのレベルが変化(遷移)による電源ノイズ(自己ノイズ)が、クロック供給回路(水晶発振子)が発振する原発振クロック信号Xtalや、コンパレータ10が出力する基準クロック信号RCKの立ち上がりエッジにジッタを起こさせる要因にはならない。むしろ、半導体集積回路4では、基準クロック信号RCKと遅延微調整部340による遅延時間を含む遅延内部クロック信号DICKとの位相差に応じたタイミングで出力信号OUTのレベルが変化(遷移)するため、第3の実施形態の半導体集積回路3よりもさらに適切に原発振クロック信号Xtalや基準クロック信号RCKの立ち上がりエッジに起こり得るジッタを抑えることができる。
なお、半導体集積回路4では、内部クロック信号ICKの位相調整量が第2の実施形態の半導体集積回路2や第3の実施形態の半導体集積回路3と異なるが、半導体集積回路4における内部クロック信号ICKに対する位相調整の動作は、第2の実施形態の半導体集積回路2や第3の実施形態の半導体集積回路3と同様である。従って、半導体集積回路4における内部クロック信号ICKに対する位相調整の動作に関する詳細な説明は省略する。
このように、半導体集積回路4では、遅延微調整部340が、クロック分周回路31が生成した内部クロック信号ICKを、同期クロック信号PLLOUTの1周期内の時間だけ遅延させる。また、半導体集積回路4では、第3の実施形態の半導体集積回路3と同様に、位相比較部330が、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジの位相と、ダミー遅延部331が遅延させた内部クロック信号ICK(遅延微調整部340による遅延時間を含む遅延内部クロック信号DICK)の立ち上がりエッジの位相とを比較する。そして、半導体集積回路4では、制御部20が、位相比較部330から出力された位相比較結果信号PDに基づいて、遅延調整部320にエッジ検出信号EDを遅延させる時間および遅延微調整部340に内部クロック信号ICKを遅延させる時間、つまり、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を、遅延調整部320と遅延微調整部340とのそれぞれに設定する。これにより、半導体集積回路4では、内部クロック信号ICKのクロック経路に伝搬遅延がある場合でも、内部クロック信号ICKの立ち上がりエッジのタイミングを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずらす。これにより、半導体集積回路4でも、第1の実施形態の半導体集積回路1や、第2の実施形態の半導体集積回路2、第3の実施形態の半導体集積回路3と同様に、外部に出力する出力信号OUTのレベルの変化(遷移)によって装置のシステム基板に発生させてしまう電源ノイズ(自己ノイズ)のタイミングが、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずれる。このため、半導体集積回路4でも、第1の実施形態の半導体集積回路1や、第2の実施形態の半導体集積回路2、第3の実施形態の半導体集積回路3と同様に、電源ノイズ(自己ノイズ)を発生させたとしても、この電源ノイズは、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジを変動させる(ジッタを起こさせる)要因にはならない。言い換えれば、半導体集積回路4でも、第1の実施形態の半導体集積回路1や、第2の実施形態の半導体集積回路2、第3の実施形態の半導体集積回路3と同様に、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジに変動(ジッタ)を引き起こす要因となる電源ノイズ(自己ノイズ)をなくしている。
第4の実施形態によれば、分周クロック信号(内部クロック信号ICK)を同期クロック信号(同期クロック信号PLLOUT)の1周期内の時間だけ遅延させる遅延微調整部(遅延微調整部340)、をさらに備え、遅延部(ダミー遅延部331)は、遅延微調整部340が遅延させた内部クロック信号ICKを、伝搬遅延(伝搬遅延34)に応じた時間だけさらに遅延させる半導体集積回路(半導体集積回路4)が構成される。
また、第4の実施形態によれば、遅延微調整部340は、位相比較部(位相比較部330)の位相比較結果に基づいて設定された時間だけ、内部クロック信号ICKを遅延させる、半導体集積回路4が構成される。
また、第4の実施形態によれば、エッジ検出回路(エッジ検出回路310)にエッジ(第1の実施形態では、立ち上がりエッジ)の検出を開始させるとともに、位相比較部330の位相比較結果に基づいて、遅延調整部(遅延調整部320)にエッジ検出信号(エッジ検出信号ED)を遅延させる時間を設定し、遅延微調整部340に内部クロック信号ICKを遅延させる時間を設定する制御部(制御部20)、をさらに備える、半導体集積回路4が構成される。
上述したように、第4の実施形態の半導体集積回路4では、第1~第3の実施形態の半導体集積回路と同様に、エッジ検出回路310が基準クロック信号RCKの立ち上がりエッジを検出する。また、第4の実施形態の半導体集積回路4では、第2および第3の実施形態の半導体集積回路と同様に、遅延調整部320がタイミングを遅らせてクロック分周回路31をリセットする。このとき、第4の実施形態の半導体集積回路4では、制御部20が、位相比較部330が基準クロック信号RCKの立ち上がりエッジの位相と、ダミー遅延部331が遅延させた内部クロック信号ICK(遅延微調整部340による遅延時間を含む遅延内部クロック信号DICK)の立ち上がりエッジの位相とを比較した位相比較結果信号PDに基づいて、遅延調整部320がクロック分周回路31をリセットするタイミングを遅らせる時間を遅延調整部320に設定する。また、第4の実施形態の半導体集積回路4では、制御部20が、遅延微調整部340によってクロック分周回路31が生成した内部クロック信号ICKを遅延させる、同期クロック信号PLLOUTの1周期内の時間を遅延微調整部340に設定する。これにより、第4の実施形態の半導体集積回路4では、内部クロック信号ICKのクロック経路に伝搬遅延がある場合でも、第1~第3の実施形態の半導体集積回路と同様に、クロック分周回路31が生成する内部クロック信号ICKの立ち上がりエッジのタイミングを、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずらす。これにより、第4の実施形態の半導体集積回路4でも、第1~第3の実施形態の半導体集積回路と同様に、外部に出力する出力信号OUTのレベルの変化(遷移)によって、第4の実施形態の半導体集積回路4を搭載した装置(システム)のシステム基板に電源ノイズ(自己ノイズ)を発生させてしまった場合でも、この電源ノイズ(自己ノイズ)が発生するタイミングが、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジのタイミングからずれることになる。このことにより、第4の実施形態の半導体集積回路4でも、第1~第3の実施形態の半導体集積回路と同様に、発生させてしまった電源ノイズ(自己ノイズ)が、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジを変動させる(ジッタを起こさせる)要因にはならない。つまり、第4の実施形態の半導体集積回路4でも、第1~第3の実施形態の半導体集積回路と同様に、基準クロック信号RCK(原発振クロック信号Xtal)の立ち上がりエッジに変動(ジッタ)を引き起こすタイミングでの電源ノイズ(自己ノイズ)の発生をなくしている。
このことにより、第4の実施形態の半導体集積回路4を搭載した装置(システム)でも、第1~第3の実施形態の半導体集積回路を搭載した装置(システム)と同様に、第4の実施形態の半導体集積回路4が発生させてしまった電源ノイズ(自己ノイズ)に起因するシステム全体の性能の低下を抑えることができる。
なお、第4の実施形態の半導体集積回路4でも、第3の実施形態の半導体集積回路3と同様に、制御部20が、位相比較部330から出力された位相比較結果信号PDに応じて位相調整の動作を繰り返すことによって、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を順次変更する構成であってもよい。しかし、第4の実施形態の半導体集積回路4でも、第3の実施形態の半導体集積回路3と同様に、位相比較部330を、位相のずれ量の大きさを表す情報が含まれている位相比較結果信号PDを出力する構成とし、制御部20が、位相調整の動作を繰り返さないようにしてもよい。つまり、第4の実施形態の半導体集積回路4でも、第3の実施形態の半導体集積回路3と同様に、制御部20が、位相比較部330から出力された1回分の位相比較結果信号PDに基づいて、遅延調整部320および遅延微調整部340にそれぞれに、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を1回のみ設定する動作をしてもよい。
また、第4の実施形態の半導体集積回路4でも、第3の実施形態の半導体集積回路3と同様に、制御部20が、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を変更した最終的な遅延調整値を記憶しておく構成であってもよい。この場合、第4の実施形態の半導体集積回路4を搭載した装置(システム)でも、第3の実施形態の半導体集積回路3を搭載した装置(システム)と同様に、例えば、スタンバイモードやスリープモードなどの低消費電力モードから通常の動作モードに復帰する際に、制御部20は、以前の遅延調整値を利用して、クロック分周回路31が生成する内部クロック信号ICKの位相調整量を変更することができる。
上記に述べたように、本発明の各実施形態によれば、半導体集積回路に、基準クロック信号(原発振クロック信号)の立ち上がりエッジを検出し、検出した基準クロック信号のタイミングで、内部クロック信号を生成するクロック分周回路をリセットするエッジ検出回路を備える。これにより、本発明の各実施形態では、半導体集積回路において、クロック分周回路が生成する内部クロック信号の立ち上がりエッジのタイミングを、基準クロック信号の立ち上がりエッジのタイミングからずらす。つまり、本発明の各実施形態では、半導体集積回路において、クロック分周回路が生成する内部クロック信号の位相を、基準クロック信号の位相からずらす。これにより、本発明の各実施形態では、半導体集積回路が外部に出力する出力信号のレベルが変化(遷移)するタイミングが、基準クロック信号の立ち上がりエッジのタイミングからずれることになる。これにより、本発明の各実施形態では、半導体集積回路が外部に出力する出力信号のレベルの変化(遷移)によって、半導体集積回路を搭載した装置(システム)のシステム基板に発生させてしまう電源ノイズ(自己ノイズ)が、基準クロック信号の立ち上がりエッジを変動させる(ジッタを起こさせる)要因とはならなくなる。
また、本発明の各実施形態によれば、半導体集積回路に、クロック分周回路が分周して生成する内部クロック信号の元のクロック信号(PLLクロック信号)の周期の単位で、エッジ検出回路がクロック分周回路をリセットするタイミングを遅らせる遅延調整部を備える。また、本発明の各実施形態では、制御部が、遅延調整部がクロック分周回路をリセットするタイミングを遅らせる時間を設定する。これにより、本発明の各実施形態では、半導体集積回路において内部クロック信号のクロック経路に伝搬遅延がある場合でも、内部クロック信号の位相を基準クロック信号の位相からずらし、半導体集積回路を搭載した装置(システム)のシステム基板に発生させてしまう電源ノイズ(自己ノイズ)が、基準クロック信号の立ち上がりエッジを変動させる(ジッタを起こさせる)要因とはならなくなる。
また、本発明の各実施形態によれば、半導体集積回路に、内部クロック信号のクロック経路の伝搬遅延の遅延量を模擬するダミー遅延部と、基準クロック信号とダミー遅延部が遅延させた内部クロック信号との位相を比較する位相比較部とを備える。また、本発明の各実施形態では、半導体集積回路に、クロック分周回路が生成する内部クロック信号を、内部クロック信号を生成する元のクロック信号(PLLクロック信号)の1周期内の時間だけ遅延させる遅延微調整部を備える。そして、本発明の各実施形態では、制御部が、基準クロック信号とダミー遅延部が遅延させた内部クロック信号との位相差に応じて、クロック分周回路をリセットするタイミング、つまり、内部クロック信号の位相を変更(調整)する。これにより、本発明の各実施形態では、半導体集積回路において、基準クロック信号と遅延内部クロック信号との位相差に応じて、内部クロック信号の位相を基準クロック信号の位相からずらし、半導体集積回路を搭載した装置(システム)のシステム基板に発生させてしまう電源ノイズ(自己ノイズ)が、基準クロック信号の立ち上がりエッジを変動させる(ジッタを起こさせる)要因とはならなくなる。
このように、本発明の各実施形態では、半導体集積回路において、基準クロック信号の立ち上がりエッジに変動(ジッタ)を引き起こすタイミングでの電源ノイズ(自己ノイズ)の発生をなくすことができる。つまり、本発明の各実施形態では、半導体集積回路を搭載した装置(システム)において、半導体集積回路が発生する電源ノイズに起因する基準クロック信号の立ち上がりエッジの変動(ジッタ)を抑えることができる。このことにより、本発明の各実施形態では、半導体集積回路を搭載した装置(システム)において、半導体集積回路が発生させてしまった電源ノイズ(自己ノイズ)に起因するシステム全体の性能の低下を抑えることができる。
なお、本発明の各実施形態では、本発明の半導体集積回路が、基準クロック信号の立ち上がりエッジを変動させる(ジッタを起こさせる)要因となるタイミングでの電源ノイズ(自己ノイズ)の発生をなくす構成である場合について説明した。しかし、半導体集積回路においては、基準クロック信号と内部クロック信号との位相に関連する電源ノイズ(自己ノイズ)が、他のエッジ同士の関係においても発生することも考えられる。例えば、半導体集積回路が、基準クロック信号の立ち下がりエッジを基準として動作する場合には、基準クロック信号の立ち下がりエッジと、内部クロック信号の立ち下がりエッジや立ち上がりエッジとの関係によって電源ノイズ(自己ノイズ)が発生することも考えられる。この場合でも、本発明の半導体集積回路における考え方、つまり、内部クロック信号の立ち上がりエッジのタイミングを基準クロック信号の立ち上がりエッジのタイミングからずらすという考え方は、それぞれのクロック信号のエッジ同士の関係がいかなる関係であっても同様に、容易に適用することができる。そして、本発明の半導体集積回路における考え方を適用することによって、同様の効果を得ることができる。
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更をすることができる。
また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。