JPS61264911A - ゼロクロス入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はジッタを含む信号の入力回路に関するものであ
り、特に周波数の低い交流信号が入力するゼロクロス入
力回路に適したものである。

〔従来の技術〕

電子機器等の分野で交流信号入力をデジタル信号に変換
するゼロクロス入力回路が広く用いられている。

第３図は従来例に係るゼロクロス入力回路の構成図であ
り、１は交流入力信号の交流成分のみを通過させる結合
コンデンサ、２は帰還抵抗３により設定されたゼロクロ
ス点（バイアス点）を中心に交流入力信号を増幅してデ
ジタル出力に変換する増幅器、４と５はデジタル出力を
さらに波形整形するためのインバータ回路である。

〔発明が解決しようとする問題点〕

ところで交流入力信号の周波数が低い場合（例えば数１
０Ｈ２）、交流入力信号は増幅器２の弁別領域を長時間
（数１０ｍ５ｅｃ）横切るので、ジッターが発生する場
合がある。

第４図はこの様子を説明するための波形図であり、ｖｌ
、は増幅器２の入力電圧、Ｙｏｕｒはその出力電圧、ｔ
は時間を示している。またＡは増幅器２の入出力特性曲
線、Ｂは帰還抵抗３の負荷曲線、Ｃは入出力特性曲線Ａ
と、ｎ荷曲線Ｂとの交点のゼロクロス点であり、Ｄは増
幅度の高い弁別領域を示している。

すなわち、図のように弁別領域りに差し掛かった低周波
の交流入力信号にノイズが重畳すると。

ノイズも増幅器２によって大きく増幅されるので、その
出力にはジッターが含まれることになる。

このように従来例のゼロクロス入力回路によれば、特に
低周波の交流信号の場合、正しいデジタル出力に変換で
きないという問題があった。

これを解決するものとして、増幅器２にヒステリシス特
性をもたせる等の方法があるが、増幅器２のゲインを減
少させるという副作用があり、またヒステリシス幅より
大きなノイズが重畳するときはやはりジッターが発生し
、有効ではなかった。

本発明はこのような点に鑑みて創作されたものであり、
ゼロクロス点付近でノイズが重畳しても常にジッターを
除去し、交流信号入力を適正なデジタル信号出力に変換
可能とするゼロクロス入力回路の提供を目的とする。

〔問題点を解決するための手段〕

本発明に係るゼロクロス入力回路の構成は、交流信号入
力をゼロクロス点を中心に増幅して出力する増幅器７と
、増幅器７からの出力信号を一定時間遅延させる回路８
と、増幅器７の出力信号の論理レベルと遅延回路８から
出力される信号の論理レベルが不一致のとき第１の論理
レベル（“θ′）の信号を出力し、一方一致するとき第
２の論理レベル（“ｌ”）の信号を出力する論理レベル
−散性検出回路９と、論理レベル−散性検出回路９の出
力信号が第１の論理レベル（“０”）のときリセットさ
れ、一方第２の論理レベル（“ｌ”）のときリセットが
解除されてカウントを開始し、所定の数をカウントする
とその旨の信号を出力するカウンタｌＯと、カウンタ１
０の出力信号をクロック入力とし、増幅器７の出力信号
をデータ入力とするフリップ・プロップ回路１１とを有
することを特徴としている。

〔実施例〕

以下、図面を参照しながら本発明の実施例について説明
する。

第１図は本発明の実施例に係るゼロクロス入力回路の構
成図であり、また第２図は第１図のゼロクロス入力回路
を構成する各回路の入出力信号のタイミング図であり、
＠号Ｅ、Ｆ、Ｇ、Ｈ，Ｉ。

Ｊ、ＣＩ、に、すｌ　、夏２は、第１図の同符号の信号
に対応している。なお１図示するノイズ、ジッターは、
説明の便宜上、誇張して記載されている。

６は交流信号Ｅを入力して交流成分のみ通過させるコン
デンサ、７はコンデンサ６から出力される交流信号をゼ
ロクロス点を中心に増幅してデジタル信号に変換する増
幅器で、増幅用インバータ１２とこのインバータの入力
と出力とを接続する帰還抵抗１３により構成されている
。

１４と１５は増幅器７のデジタル出力信号を波形整形す
るインバータであり、８はインバータｘｅ、ｉｓおよび
コンデンサ１７によって構成される遅延回路である。

また９はインバータ１５の出力信号Ｆの論理レベルと遅
延回路８の出力信号Ｇの論理レベルの一致性を検出する
回路であり、論理レベルが同じときのみ出力信号Ｈを１
１″レベルにするイックスフルーシブ・ノア回路により
構成されている。

ｌＯはリセット入力が“０”レベルのときすセットされ
、リセット入力が“ｌ”のときリセットが解除されてク
ロック（ＣＬＫ）の数を４個入力すると１個のパルスを
出力するカウンタであり、分周回路１９と２０および分
周回路１９．２０の双方の回出力が“１”レベルのとき
のみ“ｌ”を出力するアンド回路２１により構成されて
いる。

１１はフリップフロップ回路であり、アンド回路２１の
出力信号工をクロック（ＧＫ）入力、またインバータ１
５の出力信号ＦをデータＣＤ）入力として信号Ｊを出力
する。

次に実施例の動作を説明する０例えば交流電源のような
低周波の信号Ｅがコンデンサ６に入力するとする。＠号
Ｅはコンデンサ６により直流分を除去され、また増幅器
７によって増幅され、さらにインバータ１４．１５によ
り波形整形された後、デジタル信号Ｆに変換されて出力
される。このとき入力交流信号の周波数が低いのでゼロ
クロス点付近でノイズが発生し、このノイズもまた増幅
器７によって増幅されるので、出力信号Ｆにはジッター
（ａ、ｂ）が含まれる。

次に、この出力信号Ｆは論理レベル−負性回路９の一方
の入力端子に入力するとともに、遅延回路８によって遅
延された後、信号Ｇとして論理レベル−負性回路９の他
方の入力端子に入力する。

このように、遅延回路８により信号ＦとＧのタイミング
がずらされているので、信号Ｆのみが先に入力するとき
、あるいは信号Ｇのジッターのみが遅れて入力するとき
、それぞれのジッターは論理レベル−負性回路９からそ
のまま出力される。また信号Ｆと信号Ｇのジッターが重
なり合っているときには、論理レベル−負性回路９によ
り論理の一致性をチェックされた後、各人カシツタ−の
合成されたジッターが出力される。結局、信号レベル−
散性検出回路９の出力信号Ｈには、＠号Ｆの最初のジッ
ターから信号Ｇの最後のジッターまでの広範囲のジッタ
ーが含まれる。

本実施例では信号Ｆにジッターが含まれている間は、上
述の信号Ｈのジッターによりカウンタ１０をリセットし
てフリラップ・フロップ回路１１のクロック（ＧＫ）信
号工を一定時間“Ｏ″レベル維持しておき、信号Ｆのジ
ッターが通過して一定時間（この時間はカウンタ１０で
設定される。）後にクロック（ＧＫ）信号■を“１”レ
ベルに変化させ、ジッターを含まない所要の信号Ｆをフ
リップ・フロップ回路１１によりサンプリングするよう
にしている。

唯、一定時間後に信号Ｆをフリップ・フロップ回路１１
によりサンプリングするだけであれば遅延回路８は不要
とも考えられる。しかし信号Ｆを分周回路１９のπに直
接入力したのではジッター後の信号ＦがＯ”レベルのと
き、カウンタ１０はリセットされたままで、結局、信号
Ｆをサンプリングすることができなくなってしまう、こ
のため信号Ｆのレベルがノイズによって″Ｏ″ルベルに
なったのかどうかを判別する必要がある。

そこで本実施例では遅延回路８を設けているのである。

第１図、第２図を参照しながらこれをさらに詳しく説明
する６例えば信号Ｆにジッターａが含まれているため、
“１”レベルであるべき信号ＦがＯ”レベルになったと
する。このとき信号Ｆを遅延した信号Ｇはまだ“１″レ
ベルであるから信号Ｈｔｉ“Ｏ”レベルとなって、分周
回路１９゜２０がリセットされる。その後、信号ＦとＧ
のレベルが一致しない限り信号Ｈは“Ｏｎレベルとなり
、カウンタ１０はカウント動作しない。

しかし、信号ＦとＧのジッターは必ずしも不一致とは限
らない、すなわちジッターｂで示すように、信号ＦとＧ
のジッターのレベルが一致するとき信号Ｈは“ルベルと
なって、カウンタ１０のリセットを解除する。このため
カウンタ１０のカウント動作が始まるが、歩進し始めて
から所定数をカウントしてカウンタ１０の出力Ｉが“ｌ
”レベルになるまでの時間を、ジッターが生ずる時間よ
りも充分長くしておけば、出力Ｉが“１”レベルになる
前にカウンタ１０はジッターにより必ずリセットされる
。従って出力Ｉは、ジッターがなくならない限り“１ｎ
レベルとならない、この後ジッターがなくなると、信号
ＦとＧは“１″レベル、′１”レベルあるいは“Ｏ″′
レベル、“０″レベルのように、必ず同じレベルになる
ので信号Ｈは“１″レベルとなり、カウンタ１０が歩進
し始める。実施例では、＠号Ｈが“１”レベルとなった
後、クロック（Ｃ：ＬＫ）の４回目の立ち上がり時に出
力Ｉが“１”レベルになる。すなわちゼロクロス点から
一定時間（ｄ）後の信号Ｆのレベルがフリラップ−フロ
ップ回路１１に取り込まれ、デジタル信号Ｊが出力され
る。なお１図示するように、ゼロクロス点付近でジッタ
ーがない場合にも信号Ｈは一旦“θ″レベルなってカウ
ンタｌＯをリセットするから、信号Ｈが“１ｎレベルと
なって所定時間後に、信号Ｆはクリップ・フロップ回路
１１に取り込まれる。

このように本発明の実施例によれば、ゼロクロス点付近
でジッターが発生しても、ゼロクロス点から一定期間経
過後で、ジ−２ターが確実に終了している時点での論理
レベルを検出するので、正しいデジタル信号の変換が可
能となる。

なお実施例ではカウンタ回路としてクロック（ＧＬＫ）
を４個カウントするとき信号を出力するものを用いたが
、カウンタ回路のクロック（ＣＬＫ）の周波数や入力交
流周波数等によって種々の変形例が可能である。

〔発明の効果〕

以上説明したように、本発明に係るゼロクロス入力回路
によれば、ジッター期間の終了を検出した後の安定した
信号のレベルを検出するのであるから、確実に正しいデ
ジタル信号に変換することができる。従って、本発明を
種々の電子機器に適用することにより、かかる電子機器
の誤動作を防止して高性能化を図ることが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例に係るゼロクロス入力回路の構
成図であり、第２図は第１図のゼロクロス入力回路を構
成する各回路の入出力信号のタイミング図である。 第３図は従来例に係るゼロクロス入力回路の構成図であ
り、第４図は第３図のゼロクロス入力回路の特性を説明
する図である。 ６・帝・コンデンサ ７・・・増幅器 ８・・・遅延回路 ９・・・論理レベル一致性検出回路 １０・・・カウンタ １１・・・フリップ・フロップ回路 でパ０クロ又六、

Claims (1)

1. 【特許請求の範囲】 交流入力信号をゼロクロス点を中心に増幅して出力する
   増幅器と、 前記増幅器からの出力信号を一定時間遅延させる回路と
   、 前記出力信号の論理レベルと前記遅延回路から出力され
   る信号の論理レベルが不一致のとき第１の論理レベルの
   信号を出力し、一方一致するとき第２の論理レベルの信
   号を出力する論理レベル一致性検出回路と、 前記論理レベル一致性検出回路の出力信号が第１の論理
   レベルのときリセットされ、一方第２の論理レベルのと
   きリセットが解除されてカウントを開始し、所定の数を
   カウントするとその旨の信号を出力するカウンタと、 前記カウンタの出力信号をクロック入力とし、前記増幅
   器の出力信号をデータ入力とするフリップ・フロップ回
   路とを有し、 前記カウンタの出力に同期して前記増幅器の出力信号を
   前記フリップ・フロップ回路に取り込むことを特徴とす
   るゼロクロス入力回路。