JPS6216615A - ノイズ除去回路 - Google Patents
ノイズ除去回路Info
- Publication number
- JPS6216615A JPS6216615A JP60155640A JP15564085A JPS6216615A JP S6216615 A JPS6216615 A JP S6216615A JP 60155640 A JP60155640 A JP 60155640A JP 15564085 A JP15564085 A JP 15564085A JP S6216615 A JPS6216615 A JP S6216615A
- Authority
- JP
- Japan
- Prior art keywords
- noise
- clock
- circuit
- control signal
- data latch
- Prior art date
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- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、ノイズ除去回路に関し、詳しくは、外部制御
信号を入力するクロック同期制御回路におけるノイズ除
去回路を関するものである。
信号を入力するクロック同期制御回路におけるノイズ除
去回路を関するものである。
従来技術
従来、クロック同期制御回路に外部から制御信号を入力
する場合、入力信号を内部クロックに同期させるため、
データ・ラッチ回路をクロック同期制御回路内に設けて
いた。これにより、クロックの立上りまたは立下り時以
外の時に発生しているノイズは除去され、かつ内部クロ
ックに同期した制御信号が得られた。しかし、このよう
な回路では、クロックの立上りおよび立下り時に発生し
ているノイズについては除去することができず、誤動作
の原因となっていた。また、クロックの立上り、立下り
時に発生するノイズを除去するためには、抵抗やコンデ
ンサ等を使用しなくてはならず、そのために信号波形が
なまってしまい、高速転送ができないという問題がある
。
する場合、入力信号を内部クロックに同期させるため、
データ・ラッチ回路をクロック同期制御回路内に設けて
いた。これにより、クロックの立上りまたは立下り時以
外の時に発生しているノイズは除去され、かつ内部クロ
ックに同期した制御信号が得られた。しかし、このよう
な回路では、クロックの立上りおよび立下り時に発生し
ているノイズについては除去することができず、誤動作
の原因となっていた。また、クロックの立上り、立下り
時に発生するノイズを除去するためには、抵抗やコンデ
ンサ等を使用しなくてはならず、そのために信号波形が
なまってしまい、高速転送ができないという問題がある
。
目 的
本発明の目的は、このような従来の問題を解決し、外部
制御信号を内部クロックに同期させる同期制御回路にお
いて、抵抗やコンデンサを使用せずに、クロックの立上
りおよび立下り時に発生するノイズ成分を除去すること
ができるノイズ除去回路を提供することにある。
制御信号を内部クロックに同期させる同期制御回路にお
いて、抵抗やコンデンサを使用せずに、クロックの立上
りおよび立下り時に発生するノイズ成分を除去すること
ができるノイズ除去回路を提供することにある。
構 成
上記目的を達成するため、本発明のノイズ除去回路は、
外部制御信号をクロックの立上りでサンプルする第１の
データ・ラッチ回路と、同じくクロックの立下りでサン
プルする第２のデータ・ラッチ回路と、上記第１および
第２のデータ・ラッチ回路の出力信号をゲートする回路
とを有することに特徴がある。
外部制御信号をクロックの立上りでサンプルする第１の
データ・ラッチ回路と、同じくクロックの立下りでサン
プルする第２のデータ・ラッチ回路と、上記第１および
第２のデータ・ラッチ回路の出力信号をゲートする回路
とを有することに特徴がある。
以下、本発明の構成を、実施例により詳細に説明する。
第１図は、本発明の一実施例を示すノイズ除去回路の構
成図である。
成図である。
第１図において、１は外部制御信号を内部クロックφＡ
の立上りでサンプルするデータ・ラッチ回路、２は外部
制御信号を内部クロックφＡの立下りでサンプルするデ
ータ・ラッチ回路、３は上記 ２つのデータ・ラッ
チ回ｉ１，２の出力信号の論理積をとるアンド・ゲート
、４はアンド・ゲート３の出力を内部クロックφＡに同
期させるためのデータ・ラッチ回路である。
の立上りでサンプルするデータ・ラッチ回路、２は外部
制御信号を内部クロックφＡの立下りでサンプルするデ
ータ・ラッチ回路、３は上記 ２つのデータ・ラッ
チ回ｉ１，２の出力信号の論理積をとるアンド・ゲート
、４はアンド・ゲート３の出力を内部クロックφＡに同
期させるためのデータ・ラッチ回路である。
なお、５および６はイクスクルーシブオア・ゲート回路
であって、データ・ラッチ回路１と２に入力されるクロ
ックの極性を決定することにより、ゲート回路５はクロ
ックの立上りで制御信号をサンプルし、ゲート回路６は
クロックの立下りで制御信号をサンプルするために用い
られる。
であって、データ・ラッチ回路１と２に入力されるクロ
ックの極性を決定することにより、ゲート回路５はクロ
ックの立上りで制御信号をサンプルし、ゲート回路６は
クロックの立下りで制御信号をサンプルするために用い
られる。
外部制御信号に混入するノイズはランダムであるが、パ
ルス幅は長くならないことに着目し、ノイズの幅がクロ
ックφＡの幅の半分以下のときには、すべてのノイズ成
分を除去できるようにしている。すなわち、クロックの
立上り時に発生しているノイズは、データ・ラッチ回路
１には、入力制御信号とともに検出されてしまうが、デ
ータ・ラッチ回路２には検出されないので、この２つの
信号をアンド・ゲート３に入力すれば、ノイズは除去さ
れる。クロックの立下り時に発生しているノイズについ
゛ても、上述と全く同じ動作番こよりデータ・ラッチ回
路２には検出されるが、データ・ラッチ回路１には検出
されないので、アンド・ゲート３に入力することにより
除去される。
ルス幅は長くならないことに着目し、ノイズの幅がクロ
ックφＡの幅の半分以下のときには、すべてのノイズ成
分を除去できるようにしている。すなわち、クロックの
立上り時に発生しているノイズは、データ・ラッチ回路
１には、入力制御信号とともに検出されてしまうが、デ
ータ・ラッチ回路２には検出されないので、この２つの
信号をアンド・ゲート３に入力すれば、ノイズは除去さ
れる。クロックの立下り時に発生しているノイズについ
゛ても、上述と全く同じ動作番こよりデータ・ラッチ回
路２には検出されるが、データ・ラッチ回路１には検出
されないので、アンド・ゲート３に入力することにより
除去される。
第２図は、第１図の動作タイムチャートである。
φＡは内部クロック、Ａはデータ・ラッチ回路１の出力
信号、 Ｂはデータラッチ回路２の出力信号、Ｃはアン
ド“・ゲート３の出力ｉ号、 Ｄはデータ・ラッチ回路
４の出力信号である。
信号、 Ｂはデータラッチ回路２の出力信号、Ｃはアン
ド“・ゲート３の出力ｉ号、 Ｄはデータ・ラッチ回路
４の出力信号である。
′先ず、りＵツクφＡの立上り時に発生したフォグは、
データ・ラッチ回路１でｉ出された出力Ａとなり、アン
ド・ゲート３に入力するが、゛データ・ラッチ回路２に
は検出されず、出力 Ｂ は＃ｌ Ｏ＠ｉレベルとなる
ため、アンド・ゲート３の出力Ｃｉよびデータ・ラッチ
回路４の出力りはともに゛′０″レベルである。
データ・ラッチ回路１でｉ出された出力Ａとなり、アン
ド・ゲート３に入力するが、゛データ・ラッチ回路２に
は検出されず、出力 Ｂ は＃ｌ Ｏ＠ｉレベルとなる
ため、アンド・ゲート３の出力Ｃｉよびデータ・ラッチ
回路４の出力りはともに゛′０″レベルである。
次に、クロックφＡの立下り時に発生した）イズは、デ
ータ・ラッチ回路２で検出されて出力人となり、アンド
・ゲート３に入力す芯が、データ・ラッチ回路１には検
出されず、出力Ａは″Ｏｎレベルとなるため、アンド・
ゲート３の出力”Ｃおよびデータ・ラッチ回路４の出力
りはともに＃ ０１７レベルとなる。これによって、ク
ロックφＡの立上り、および立下り時に発生したノイズ
は、ともに除去される。 ・
−□第３図は、第１図の動作タイムチャニドであって
、ノイズでない通常の外部制御信号が入力された場合の
動作を示している。
ータ・ラッチ回路２で検出されて出力人となり、アンド
・ゲート３に入力す芯が、データ・ラッチ回路１には検
出されず、出力Ａは″Ｏｎレベルとなるため、アンド・
ゲート３の出力”Ｃおよびデータ・ラッチ回路４の出力
りはともに＃ ０１７レベルとなる。これによって、ク
ロックφＡの立上り、および立下り時に発生したノイズ
は、ともに除去される。 ・
−□第３図は、第１図の動作タイムチャニドであって
、ノイズでない通常の外部制御信号が入力された場合の
動作を示している。
第３図のタイミングで制御信号が入力すると。
クロックφＡの立上り時点でデータ・ラッチ回路１にラ
ッチされ、出力Ａは２サイクル幅となってアンド・ゲー
ト３に入力する。一方、クロックφＡの立下り時点セデ
ータ・ラッチ回路２にラッチされ、出力Ｂは位相のずれ
た２サイクル幅で □アンド・ゲート３に入力する。
ッチされ、出力Ａは２サイクル幅となってアンド・ゲー
ト３に入力する。一方、クロックφＡの立下り時点セデ
ータ・ラッチ回路２にラッチされ、出力Ｂは位相のずれ
た２サイクル幅で □アンド・ゲート３に入力する。
アンド・ゲート３は両出力Ａ、 Ｂの量複した部分のみ
を通過するので、アンド・ゲート３の出力Ｃは１．５サ
イクル幅でデータ・ラッチ回路４に入力する。データ・
ラッチ回路４には、クロックφＡの立上り時点でラッキ
され、２サイクル幅の制御信号りとしで出力される。
を通過するので、アンド・ゲート３の出力Ｃは１．５サ
イクル幅でデータ・ラッチ回路４に入力する。データ・
ラッチ回路４には、クロックφＡの立上り時点でラッキ
され、２サイクル幅の制御信号りとしで出力される。
このように、第１図の同期制御回路では、通常の外部制
御信号が入力した場合には、内部クロッ：々１；−期し
そ入力させることができ、また内部りｉツク＆：同期し
ないノイズはデータ・ラッチ回路“に検出されないので
、すべて除去され、さらに内部クロックに同期したノイ
ズも一方のデータ・ラツ子回路には検出されないので、
これも除去される。
御信号が入力した場合には、内部クロッ：々１；−期し
そ入力させることができ、また内部りｉツク＆：同期し
ないノイズはデータ・ラッチ回路“に検出されないので
、すべて除去され、さらに内部クロックに同期したノイ
ズも一方のデータ・ラツ子回路には検出されないので、
これも除去される。
効 果
以」二説明したように、本発明によれば、どの時点で発
生したノイズもすべて除去することができるので、ノイ
ズの多い場所での使用が可能であり、しかも抵抗、コン
デンサを使用しないので、データの高速転送を行うこと
ができる。
生したノイズもすべて除去することができるので、ノイ
ズの多い場所での使用が可能であり、しかも抵抗、コン
デンサを使用しないので、データの高速転送を行うこと
ができる。
第１図は本発明の一実施例を示すノイズ除去回路の構成
図、第２図は第１図におけるノイズ入力時の動作タイム
チャート、第３図は第１図における通常の制御信号入力
時の動作タイムチャートである。 １．２．４：データ・ラッチ回路、３：アンド・ゲート
、５，６：イクスクルーシブ・オア・ゲート回路、φＡ
：内部クロック。
図、第２図は第１図におけるノイズ入力時の動作タイム
チャート、第３図は第１図における通常の制御信号入力
時の動作タイムチャートである。 １．２．４：データ・ラッチ回路、３：アンド・ゲート
、５，６：イクスクルーシブ・オア・ゲート回路、φＡ
：内部クロック。
Claims (1)
- （１）外部制御信号をクロックの立上りでサンプルする
第１のデータ・ラッチ回路と、同じくクロックの立下り
でサンプルする第２のデータ・ラッチ回路と、上記第１
および第２のデータ・ラッチ回路の出力信号をゲートす
る回路とを有することを特徴とするノイズ除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155640A JPS6216615A (ja) | 1985-07-15 | 1985-07-15 | ノイズ除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155640A JPS6216615A (ja) | 1985-07-15 | 1985-07-15 | ノイズ除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6216615A true JPS6216615A (ja) | 1987-01-24 |
Family
ID=15610391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60155640A Pending JPS6216615A (ja) | 1985-07-15 | 1985-07-15 | ノイズ除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216615A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6452192A (en) * | 1987-08-21 | 1989-02-28 | Ricoh Kk | Liquid crystal display device |
| JPH03205931A (ja) * | 1989-10-23 | 1991-09-09 | Nec Corp | 信号同期回路 |
| US5808486A (en) * | 1997-04-28 | 1998-09-15 | Ag Communication Systems Corporation | Glitch free clock enable circuit |
| EP1267249A2 (en) * | 2001-06-12 | 2002-12-18 | Sharp Kabushiki Kaisha | Gated clock generating circuit and method of modifying the circuit |
| JP2012023486A (ja) * | 2010-07-13 | 2012-02-02 | On Semiconductor Trading Ltd | 半導体装置 |
-
1985
- 1985-07-15 JP JP60155640A patent/JPS6216615A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6452192A (en) * | 1987-08-21 | 1989-02-28 | Ricoh Kk | Liquid crystal display device |
| JPH03205931A (ja) * | 1989-10-23 | 1991-09-09 | Nec Corp | 信号同期回路 |
| US5808486A (en) * | 1997-04-28 | 1998-09-15 | Ag Communication Systems Corporation | Glitch free clock enable circuit |
| EP1267249A2 (en) * | 2001-06-12 | 2002-12-18 | Sharp Kabushiki Kaisha | Gated clock generating circuit and method of modifying the circuit |
| EP1267249A3 (en) * | 2001-06-12 | 2005-07-13 | Sharp Kabushiki Kaisha | Gated clock generating circuit and method of modifying the circuit |
| US7082579B2 (en) | 2001-06-12 | 2006-07-25 | Sharp Kabushiki Kaisha | Gated clock generating circuit and method of modifying the circuit |
| JP2012023486A (ja) * | 2010-07-13 | 2012-02-02 | On Semiconductor Trading Ltd | 半導体装置 |
| US8988110B2 (en) | 2010-07-13 | 2015-03-24 | Semiconductor Components Industries, Llc | Noise removal circuit |
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