JP2581254B2 - 逓倍器 - Google Patents

逓倍器

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JP2581254B2
JP2581254B2 JP2084088A JP8408890A JP2581254B2 JP 2581254 B2 JP2581254 B2 JP 2581254B2 JP 2084088 A JP2084088 A JP 2084088A JP 8408890 A JP8408890 A JP 8408890A JP 2581254 B2 JP2581254 B2 JP 2581254B2
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signals
multiplier
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勝 山下
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通話機器における信号処理用のクロック系に
使用する逓倍器に関する。
〔従来の技術〕 従来、この種の逓倍器は遅延回路と排他的論理和の構
成により、入力ｆ周波数のものを2f,4f,8fと順次逓倍化
し出力する。第３図は従来の逓倍器の一例のブロック図
で、第４図は第３図の各部の波形図である。第３図にお
いて、４倍の周波数変換で又、入力は正弦波信号となっ
ている。図中101は0Vのスライスレベルを持ったコンパ
レータ、102,103は各t1,t2の遅延量を持つ遅延回路であ
る。
〔発明が解決しようとする課題〕
上述した従来の逓倍器は、第３図に示す如く、遅延回
路と排他的論理和の構成であることから、この遅延回路
の遅延量t1,t2により出力の精度が決まる。すなわちt1,
t2の精度が少しでもずれると出力信号は、精度がずれた
量だけジッターを含んだものになってしまうからであ
る。従って102,103の遅延回路は遅延線やコイル及びコ
ンデンサによる遅延回路等によるものが比較的多く使用
され物理的なスペースもかなり必要とする。
〔課題を解決するための手段〕
本発明の逓倍器は、入力の正弦波信号を正と負の電位
でスライスし第１と第２の信号として出力する第１と第
２のコンパレータ回路と前記第１と第２の信号との論理
和を求め第３の信号として出力する第１の論理和回路
と、前記第３の信号を微分し第４の信号として出力する
第１の微分回路と、前記第３の信号を極性反転し微分し
第５の信号として出力する第２の微分回路と、前記第４
と第５の信号との論理和を求めて出力する第２の論理和
回路とを有している。
〔実施例〕
第１図は本発明の一実施例のブロック図、第２図は本
実施例の各部の信号波形図である。
本実施例は入力のアナログの正弦波信号111を正と負
の電位でスライスし出力信号112及び113として出力する
コンパレータ回路101,102と、出力信号112と113の論理
和を求めて出力信号114として出力する論理和回路103
と、出力信号114を一方は微分し出力信号116とし、他方
は極性反転して微分し出力信号117として出力する微分
回路105及び106と、出力信号116及び117の論理和を求め
て出力する論理和回路107とを有して構成される。
〔発明の効果〕
以上説明したように本発明は、コンパレータ及び微分
回路とで構成しており、従来の様な、遅延回路を必要と
していないことから、比較的精度の良いジッターの少な
いものが狭いスペースにより実現することができる。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図は第１
図の各部の波形図、第３図は従来の逓倍器のブロック
図、第４図は第３図の各部の波形図である。 101,102……コンパレータ回路,103,107……論理和回路,
104……反転回路、105,106……微分回路。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】入力の正弦波信号を正と負の電位でスライ
    スし第１と第２の信号として出力する第１と第２のコン
    パレータ回路と前記第１と第２の信号との論理和を求め
    第３の信号として出力する第１の論理和回路と、前記第
    ３の信号を微分し第４の信号として出力する第１の微分
    回路と、前記第３の信号を極性反転し微分し第５の信号
    として出力する第２の微分回路と、前記第４と第５の信
    号との論理和を求めて出力する第２の論理和回路とを有
    することを特徴とする逓倍器。
JP2084088A 1990-03-30 1990-03-30 逓倍器 Expired - Lifetime JP2581254B2 (ja)

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