JPS61230514A - パルス除去回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＴＶ等の信号処理に用いられるデジタル回路
の入力データへのノイズ性のパルスを取り除くパルス除
去回路に関するものである。

〔従来の技術〕

従来、ノイズ性のパルスを取り除くパルス除去回路とし
ては、第３図に示す回路が用いられていた。Ｉ［４図（
ａ）、φ）の波形図を用いて第３図に示すパルス除去回
路の動作を説明する。入力端子３０に入力された入力パ
ルスは、遅延用コンデンサ２０゜２１が接続されたゲー
ト回路１．２と遅延用コンデンサ２２．２３が接続され
たゲート回路３．４で遅延され、ゲート回路２の出力と
、ゲート回路４の出力と入力パルスがゲート回路５に人
力されるが、ゲート回路５はＮＡＮＬ）ゲートであり、
第４図（ａ）に示すように入力パルス、ゲート回路２の
出力、ゲート回路４の出力が全てＨ（高）レベルのとき
のみゲート回路５の出力ｄＬ（低）レベルとなり、端子
３１にはゲート回路５がゲート回路１０で反転されたパ
ルスが出力される。

また、入力がパルス幅の狭いノイズ性のパルスのときの
各信号の波形を第４図（ｂ）に示す。入力パルス、ゲー
ト回路２の出力、ゲート回路４の出力ｔ、直接ゲート回
路５ＯＮＡＮＤゲートに入力するため、入力パルスがゲ
ート回路１からゲート回路４までの遅延時間分のパルス
幅がないときは、ゲート回路５の出力は変化せず、出力
端子３１にはパルスが現われない。このように１！３図
の回路はノイズ性のパルスを取り除くパルス除去回路を
構成している。

〔発明が解決しようとする問題点〕

上述した従来のパルス除去回路は、入力パルスおよびゲ
ート回路２の出力、ゲート回路４の出力を直接ゲート回
路５に入力し、ゲー奈回路５はＮＡＮＤゲートのため、
入力パルス、ゲート回路２の出力、ゲート回路４の出力
が全てＨレベルの時のみゲート回路５の出力はＬレベル
となり、出力パルスは人力パルスに比べてゲート回路１
からゲート回路４までの遅延時間分短かくなる。このパ
ルス除去回路の出力をデジタル回路のシステムリセット
信号等に用いる場合には、リセットパルス幅が短かくな
るｔめ、リセットが出来ないことがある等の欠点があり
、又この従来のパルス除去回路の出力’（ｉ−ＬＳＩ内
に散在する複数のラッチ回路のストローブパルスに用い
た場合に、ストローブパルス幅が狭くなる友めに、スト
ローブに対する応答の速いラッチ回路、およびＬＳＩ内
部のレイアウトにより付加される分布容量の少ないラッ
チ回路のみがストローブパルスの到来を認識し、他のラ
ッチ回路は認識せずＬＳＩの誤動作を招くという重大な
欠点を有する。

〔問題点を解決する几めの手段〕

本発明のパルス除去回路は、入力パルスを遅延した遅延
パルスを出力する遅延回路と、前記入力パルスと前記遅
延パルスが重なりｔときのみに第１のゲート信号を出力
する第１のゲート回路と、前記入力パルスまたは前記遅
延パルスのいずれかが出力されているときに第２のゲー
ト信号を出力するｇ２のゲート回路と、前記ＩＩＩのゲ
ート信号の始めから前記第２のゲート信号の終りまで出
力パルスを発生する記憶回路とを含んで構成される。

〔実施例〕

次に本発明を囚面七参照して説明する。

第１図は本発明の一実施例の回路図であり、入力パルス
およびゲート回路２の出力、ゲート回路４０入力をそれ
ぞれゲート回路５とゲート回路６の入力とし、ゲート回
路６の出力をゲート回路７で反転してゲート回路８．９
で構成されるＲ８ラッチ回路の一万の入力とし、ゲート
回路５の出力管ゲート回路８．９で構成されるＲ８ラッ
チ回路の他方の入力とし几構成となっている。

！！２図（ａ）、　（ｂ）の波形図を用いて第１図の実
施例の動作を説明する。入力端子３０に入力されｔ人力
パルスは、ゲート回路１．２とゲート回路３゜４で遅延
され、入力パルスおよびゲート回路２の出力、ゲート回
路４の出力はそれぞれゲート回路５の入力、ゲート回路
６の入力となる。ゲート回路５は、ＮＡＮＤゲートのた
め出力が＄　２　図（ａ）。

（ｂ）に示す波形となる。またゲート回路６ｕＮＯＲゲ
ートのため出力が第２図（ａ）、　（ｂ）に示すように
入力パルス、ゲート回路２．４の出力のいずれかがＨレ
ベルのときにＬレベルである波形となり、ゲート回路６
の出力にゲート回路７で反転されて゛ゲート回路８．９
で構成されたＲ、８う、子回路に入力される。

ゲート回路８．９で構成されるＲ８ラッチ回路は、ゲー
ト回路８の出力を出力端子３１に出力し、ゲート回路５
の出力の立下りトリガでセットされ、ゲート回路７の出
力の立下りトリガでリセットされるｔめ、第２図（ａ）
のように入力パルス幅と出力パルス幅は変化しない。

また第２図（ｂ）は、入力端子３０に加えられる入力が
パルス幅の狭いノイズ性のパルスであるときの各信号の
波形でパルス幅がゲート回路１からゲート回路４の遅延
時間より短かい場合には、ゲート回路５の出力は変化せ
ず、ゲート回路８，９で構成されるＲＩＳラッチ回路は
変化しないため、出力にノイズ性のパルスは生じない。

〔発明の効果〕 以上説明したように本発明は、入力パルスおよびこの人
力パルスを遅延した遅延パルスを入力する第１および第
２のゲート回路と、この第１および第２のゲート回路か
らの信号を入力する記憶回路を設けることにより、入力
されるノイズ性のパルスを除去でき、しかも正常なパル
スが入力されｔ場合には、入゛カパルスと出力パルスの
パルス幅全変化させることがない七いう効果がある。従
って、この出力パルス會デジタル回路のシステムリセッ
ト信号に使用する場合でもパルス幅が充分であり確実に
リセット出来る効果があり、Ｌ８Ｉに散在する複数のラ
ッチ回路のストローブパルスに用いた場合にも、ストロ
ーブパルス幅が充分であるため、ストローブパルスに対
する応答の遅いラッチ回路でもストローブパルスを認識
できＬ８Ｉの動作を安定に出来る効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、ＷＥ２図（ａ）お
よび−）は第１図に示す実施例の波形を示すタイミング
チャートでそれぞれ入力が正常なパルスの場合およびノ
イズ性パルスの場合、　與３ｇは従来のパルス除去回路
の回路図、第４囚（ａ）およびの）は第３図に示すパル
ス除去回路の波形を示すタイミングチャートでそれぞれ
入力が正常なパルスの場合およびノイズ性パルスの場合
である。 １〜１０・・・・・・ゲート回路、２０〜２３・・・・
・・遅延用コンデンサ、３０・・・・・・入力端子、３
１・・・・・・出力端子。 代理人　弁理士　　内　原　　　Ｗ（７。 ＼、− 第１図 第２父

Claims (1)

【特許請求の範囲】
1. 入力パルスを遅延した遅延パルスを出力する遅延回路と
   、前記入力パルスと前記遅延パルスが重なったときのみ
   に第１のゲート信号を出力する第１のゲート回路と、前
   記入力パルスまたは前記遅延パルスのいずれかが出力さ
   れているときに第２のゲート信号を出力する第２のゲー
   ト回路と、前記第１のゲート信号の始めから前記第２の
   ゲート信号の終りまで出力パルスを発生する記憶回路と
   を含むことを特徴とするパルス除去回路。