JPH05191226A - スパイクノイズ除去回路 - Google Patents
スパイクノイズ除去回路Info
- Publication number
- JPH05191226A JPH05191226A JP3309339A JP30933991A JPH05191226A JP H05191226 A JPH05191226 A JP H05191226A JP 3309339 A JP3309339 A JP 3309339A JP 30933991 A JP30933991 A JP 30933991A JP H05191226 A JPH05191226 A JP H05191226A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- gate
- logical product
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 入力信号が“０”のとき発生するプラス方向
のスパイクノイズと、入力信号が“１”のとき発生する
マイナス方向のスパイクノイズの両方を除去する。 【構成】 スパイクノイズ除去回路は、入力信号Ａを遅
延させる第１の遅延ゲート１と、第１の遅延ゲート１の
遅延信号Ｂを遅延させる第２の遅延ゲート２と、入力信
号Ａと第１の遅延ゲート１の遅延信号Ｂの論理積をとる
第１のアンドゲート３と、入力信号Ａと第２の遅延ゲー
ト２の遅延信号Ｃの論理積をとる第２のアンドゲート４
と、第１の遅延ゲート１の遅延信号Ｂと第２の遅延ゲー
ト２の遅延信号Ｃの論理積をとる第３のアンドゲート４
と、３つのアンドゲート３、４、５の出力Ｄ、Ｅ、Ｆの
論理和をとり、出力信号Ｇを出力するオアゲート６で構
成されている。
のスパイクノイズと、入力信号が“１”のとき発生する
マイナス方向のスパイクノイズの両方を除去する。 【構成】 スパイクノイズ除去回路は、入力信号Ａを遅
延させる第１の遅延ゲート１と、第１の遅延ゲート１の
遅延信号Ｂを遅延させる第２の遅延ゲート２と、入力信
号Ａと第１の遅延ゲート１の遅延信号Ｂの論理積をとる
第１のアンドゲート３と、入力信号Ａと第２の遅延ゲー
ト２の遅延信号Ｃの論理積をとる第２のアンドゲート４
と、第１の遅延ゲート１の遅延信号Ｂと第２の遅延ゲー
ト２の遅延信号Ｃの論理積をとる第３のアンドゲート４
と、３つのアンドゲート３、４、５の出力Ｄ、Ｅ、Ｆの
論理和をとり、出力信号Ｇを出力するオアゲート６で構
成されている。
Description
【０００１】
【産業上の利用分野】本発明はスパイクノイズ除去回路
に関する。
に関する。
【０００２】
【従来の技術】従来、この種のスパイクノイズ除去回路
は、入力信号とその信号を遅延させた信号との論理積ま
たは論理和をとることで実現されていた。
は、入力信号とその信号を遅延させた信号との論理積ま
たは論理和をとることで実現されていた。
【０００３】
【発明が解決しようとする課題】上述した従来のスパイ
クノイズ除去回路は、論理積または論理和方式のため、
プラス方向またはマイナス方向のいずれか一方のノイズ
しか除去できないという欠点があった。
クノイズ除去回路は、論理積または論理和方式のため、
プラス方向またはマイナス方向のいずれか一方のノイズ
しか除去できないという欠点があった。
【０００４】本発明の目的は、プラス方向とマイナス方
向の両方向のスパイクノイズを除去するスパイクノイズ
除去回路を提供することである。
向の両方向のスパイクノイズを除去するスパイクノイズ
除去回路を提供することである。
【０００５】
【課題を解決するための手段】本発明のスパイクノイズ
除去回路は、入力信号を遅延させる第１の遅延ゲート
と、第１の遅延ゲートで遅延された信号をさらに遅延さ
せる第２の遅延ゲートと、入力信号と第１の遅延ゲート
で遅延された信号の論理積をとる第１のアンドゲート
と、入力信号と第２の遅延ゲートで遅延された信号の論
理積をとる第２のアンドゲートと、第１の遅延ゲートで
遅延された信号と第２の遅延ゲートで遅延された信号の
論理積をとる第３のアンドゲートと、三つのアンドゲー
トの出力の論理和をとるオアゲートを有する。
除去回路は、入力信号を遅延させる第１の遅延ゲート
と、第１の遅延ゲートで遅延された信号をさらに遅延さ
せる第２の遅延ゲートと、入力信号と第１の遅延ゲート
で遅延された信号の論理積をとる第１のアンドゲート
と、入力信号と第２の遅延ゲートで遅延された信号の論
理積をとる第２のアンドゲートと、第１の遅延ゲートで
遅延された信号と第２の遅延ゲートで遅延された信号の
論理積をとる第３のアンドゲートと、三つのアンドゲー
トの出力の論理和をとるオアゲートを有する。
【０００６】
【作用】入力信号が“０”のときプラス方向のスパイク
ノイズが発生した場合、３つのアンドゲートの出力はい
ずれも“０”であるので、オアゲートの出力信号は
“０”となり、スパイクノイズが除去されたことにな
る。
ノイズが発生した場合、３つのアンドゲートの出力はい
ずれも“０”であるので、オアゲートの出力信号は
“０”となり、スパイクノイズが除去されたことにな
る。
【０００７】入力信号が“１”のときマイナス方向のス
パイクノイズが発生した場合、３つのアンドゲートの出
力信号のうち１つは“１”であるので、オアゲートの出
力信号は“１”となり、スパイクノイズが除去されたこ
とになる。
パイクノイズが発生した場合、３つのアンドゲートの出
力信号のうち１つは“１”であるので、オアゲートの出
力信号は“１”となり、スパイクノイズが除去されたこ
とになる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例のスパイクノイズ
除去回路の構成図、図２〜図５はその動作タイミング図
である。
除去回路の構成図、図２〜図５はその動作タイミング図
である。
【００１０】遅延ゲート１はΔｔ（ｓ）の遅延時間を持
ったゲートで、入力信号ＡをΔｔ（ｓ）遅らせた遅延信
号Ｂを発生する。遅延ゲート２は遅延ゲート１と同様な
Δｔ（ｓ）の遅延時間を持ったゲートで、遅延信号Ｂを
Δｔ（ｓ）遅らせた遅延信号Ｃを発生する。アンドゲー
ト３は入力信号Ａと、遅延ゲート１から出力された遅延
信号Ｂの論理積をとり、論理積信号Ｄを出力する。アン
ドゲート４は入力信号Ａと、遅延ゲート２から出力され
た遅延信号Ｃの論理積をとり、論理積信号Ｅを出力す
る。アンドゲート５は遅延ゲート１から出力された遅延
信号Ｂと、遅延ゲート２から出力された遅延信号Ｃの論
理積をとり、論理積信号Ｆを出力する。オアゲート６
は、アンドゲート３から出力された論理積信号Ｄと、ア
ンドゲート４から出力された論理積信号Ｅと、アンドゲ
ート５から出力された論理積信号Ｆの論理和を発生し、
出力信号Ｇを出力する。
ったゲートで、入力信号ＡをΔｔ（ｓ）遅らせた遅延信
号Ｂを発生する。遅延ゲート２は遅延ゲート１と同様な
Δｔ（ｓ）の遅延時間を持ったゲートで、遅延信号Ｂを
Δｔ（ｓ）遅らせた遅延信号Ｃを発生する。アンドゲー
ト３は入力信号Ａと、遅延ゲート１から出力された遅延
信号Ｂの論理積をとり、論理積信号Ｄを出力する。アン
ドゲート４は入力信号Ａと、遅延ゲート２から出力され
た遅延信号Ｃの論理積をとり、論理積信号Ｅを出力す
る。アンドゲート５は遅延ゲート１から出力された遅延
信号Ｂと、遅延ゲート２から出力された遅延信号Ｃの論
理積をとり、論理積信号Ｆを出力する。オアゲート６
は、アンドゲート３から出力された論理積信号Ｄと、ア
ンドゲート４から出力された論理積信号Ｅと、アンドゲ
ート５から出力された論理積信号Ｆの論理和を発生し、
出力信号Ｇを出力する。
【００１１】次に、図２〜図５を用いて本実施例のスパ
イクノイズ除去回路の動作について説明する。
イクノイズ除去回路の動作について説明する。
【００１２】図２は入力信号Ａが“０”の時に発生する
プラス方向のスパイクノイズの除去のタイミング例であ
る。時刻ｔ1 において入力信号Ａにプラス方向のスパイ
クノイズが発生したとする。すると遅延ゲート１によっ
て入力信号ＡよりΔｔ（ｓ）遅らされた遅延信号Ｂが発
生する。同様に、遅延ゲート２によって遅延信号Ｂより
Δｔ（ｓ）遅らされた遅延信号Ｃが発生する。論理積信
号Ｄは、入力信号Ａと遅延信号Ｂの論理積なので信号は
“０”のままである。論理積信号Ｅも、入力信号Ａと遅
延信号Ｃの論理積なので信号は“０”のままである。論
理積信号Ｆも、遅延信号Ｂと遅延信号Ｃの論理積なので
信号は“０”のままである。出力信号Ｇは論理積信号Ｄ
と論理積信号Ｅと論理積信号Ｆの論理和なので信号は
“０”のままとなり、プラス方向のスパイクノイズは除
去されたことになる。
プラス方向のスパイクノイズの除去のタイミング例であ
る。時刻ｔ1 において入力信号Ａにプラス方向のスパイ
クノイズが発生したとする。すると遅延ゲート１によっ
て入力信号ＡよりΔｔ（ｓ）遅らされた遅延信号Ｂが発
生する。同様に、遅延ゲート２によって遅延信号Ｂより
Δｔ（ｓ）遅らされた遅延信号Ｃが発生する。論理積信
号Ｄは、入力信号Ａと遅延信号Ｂの論理積なので信号は
“０”のままである。論理積信号Ｅも、入力信号Ａと遅
延信号Ｃの論理積なので信号は“０”のままである。論
理積信号Ｆも、遅延信号Ｂと遅延信号Ｃの論理積なので
信号は“０”のままである。出力信号Ｇは論理積信号Ｄ
と論理積信号Ｅと論理積信号Ｆの論理和なので信号は
“０”のままとなり、プラス方向のスパイクノイズは除
去されたことになる。
【００１３】図３は入力信号Ａが“１”の時に発生する
マイナス方向のスパイクノイズの除去のタイミング例で
ある。時刻ｔ2 において入力信号Ａにマイナス方向のス
パイクノイズが発生したとする。すると遅延ゲート１に
よって入力信号ＡよりΔｔ（ｓ）遅らされた遅延信号Ｂ
が発生する。同様に、遅延ゲート２によって遅延信号Ｂ
よりΔｔ（ｓ）遅らされた遅延信号Ｃが発生する。論理
積信号Ｄは入力信号Ａと遅延信号Ｂの論理積なので、時
刻ｔ2 と時刻ｔ3 に、入力信号Ａの時刻ｔ2 に発生した
スパイクノイズと同じ波形が出力される。論理積信号Ｅ
は入力信号Ａと遅延信号Ｃの論理積なので、時刻ｔ2 と
時刻ｔ4 に、入力信号Ａの時刻ｔ2 に発生したスパイク
ノイズと同じ波形が出力される。論理積信号Ｆは遅延信
号Ｂと遅延信号Ｃの論理積なので、時刻ｔ3 と時刻ｔ4
に入力信号Ａの時刻ｔ2 に発生したスパイクノイズと同
じ波形が出力される。出力信号Ｇは論理積信号Ｄと論理
積信号Ｅと論理積信号Ｆの論理和なので、時刻ｔ2 と時
刻ｔ3 と時刻ｔ4 での信号は“１”のままとなりマイナ
ス方向のスパイクノイズは除去されたことになる。図４
は入力信号Ａが“０”から“１”に変化する時のタイミ
ング例である。時刻ｔ5 において入力信号Ａが“０”か
ら“１”に変化したとする。すると遅延ゲート１によっ
て入力信号ＡがΔｔ（ｓ）だけ遅れ、時刻ｔ6 で“０”
から“１”に変化する遅延信号Ｂが発生する。同様に、
遅延ゲート２によって、遅延信号ＢがΔｔ（ｓ）だけ遅
れ、時刻ｔ7 で“０”から“１”に変化する遅延信号Ｃ
が発生する。論理積信号Ｄは入力信号Ａと遅延信号Ｂの
論理積なので、時刻ｔ6 で“０”から“１”に変化する
波形が出力される。論理積信号Ｅは入力信号Ａと遅延信
号Ｃの論理積なので、時刻ｔ7 で“０”から“１”に変
化する波形が出力される。同様に、論理積信号Ｆも、遅
延信号Ｂと遅延信号Ｃの論理積なので、時刻ｔ 7 で
“０”から“１”に変化する波形が出力される。出力信
号Ｇは論理積信号Ｄと論理積信号Ｅと論理積信号Ｆの論
理和なので、時刻ｔ6 で“０”から“１”に変化する波
形になる。
マイナス方向のスパイクノイズの除去のタイミング例で
ある。時刻ｔ2 において入力信号Ａにマイナス方向のス
パイクノイズが発生したとする。すると遅延ゲート１に
よって入力信号ＡよりΔｔ（ｓ）遅らされた遅延信号Ｂ
が発生する。同様に、遅延ゲート２によって遅延信号Ｂ
よりΔｔ（ｓ）遅らされた遅延信号Ｃが発生する。論理
積信号Ｄは入力信号Ａと遅延信号Ｂの論理積なので、時
刻ｔ2 と時刻ｔ3 に、入力信号Ａの時刻ｔ2 に発生した
スパイクノイズと同じ波形が出力される。論理積信号Ｅ
は入力信号Ａと遅延信号Ｃの論理積なので、時刻ｔ2 と
時刻ｔ4 に、入力信号Ａの時刻ｔ2 に発生したスパイク
ノイズと同じ波形が出力される。論理積信号Ｆは遅延信
号Ｂと遅延信号Ｃの論理積なので、時刻ｔ3 と時刻ｔ4
に入力信号Ａの時刻ｔ2 に発生したスパイクノイズと同
じ波形が出力される。出力信号Ｇは論理積信号Ｄと論理
積信号Ｅと論理積信号Ｆの論理和なので、時刻ｔ2 と時
刻ｔ3 と時刻ｔ4 での信号は“１”のままとなりマイナ
ス方向のスパイクノイズは除去されたことになる。図４
は入力信号Ａが“０”から“１”に変化する時のタイミ
ング例である。時刻ｔ5 において入力信号Ａが“０”か
ら“１”に変化したとする。すると遅延ゲート１によっ
て入力信号ＡがΔｔ（ｓ）だけ遅れ、時刻ｔ6 で“０”
から“１”に変化する遅延信号Ｂが発生する。同様に、
遅延ゲート２によって、遅延信号ＢがΔｔ（ｓ）だけ遅
れ、時刻ｔ7 で“０”から“１”に変化する遅延信号Ｃ
が発生する。論理積信号Ｄは入力信号Ａと遅延信号Ｂの
論理積なので、時刻ｔ6 で“０”から“１”に変化する
波形が出力される。論理積信号Ｅは入力信号Ａと遅延信
号Ｃの論理積なので、時刻ｔ7 で“０”から“１”に変
化する波形が出力される。同様に、論理積信号Ｆも、遅
延信号Ｂと遅延信号Ｃの論理積なので、時刻ｔ 7 で
“０”から“１”に変化する波形が出力される。出力信
号Ｇは論理積信号Ｄと論理積信号Ｅと論理積信号Ｆの論
理和なので、時刻ｔ6 で“０”から“１”に変化する波
形になる。
【００１４】図５は入力信号Ａが“１”から“０”に変
化する時のタイミング例である。時刻ｔ8 において入力
信号Ａが“１”から“０”に変化したとする。すると、
遅延ゲート１によって入力信号ＡがΔｔ（ｓ）だけ遅
れ、時刻ｔ9 で“１”から“０”に変化する遅延信号Ｂ
が発生する。同様に、遅延ゲート２によって、遅延信号
ＢがΔｔ（ｓ）だけ遅れ、時刻ｔ10で“１”から“０”
に変化する遅延信号Ｃが発生する。論理積信号Ｄは入力
信号Ａと遅延信号Ｂの論理積なので、時刻ｔ8 で“１”
から“０”に変化する波形が出力される。同様に、論理
積信号Ｅも、入力信号Ａと遅延信号Ｃの論理積なので、
時刻ｔ8 で“１”から“０”に変化する波形が出力され
る。論理積信号Ｆは遅延信号Ｂと遅延信号Ｃの論理積な
ので、時刻ｔ9 で“１”から“０”に変化する波形が出
力される。出力信号Ｇは論理積信号Ｄと論理積信号Ｅと
論理積信号Ｆの論理和なので、時刻ｔ9 で“１”から
“０”に変化する波形になる。
化する時のタイミング例である。時刻ｔ8 において入力
信号Ａが“１”から“０”に変化したとする。すると、
遅延ゲート１によって入力信号ＡがΔｔ（ｓ）だけ遅
れ、時刻ｔ9 で“１”から“０”に変化する遅延信号Ｂ
が発生する。同様に、遅延ゲート２によって、遅延信号
ＢがΔｔ（ｓ）だけ遅れ、時刻ｔ10で“１”から“０”
に変化する遅延信号Ｃが発生する。論理積信号Ｄは入力
信号Ａと遅延信号Ｂの論理積なので、時刻ｔ8 で“１”
から“０”に変化する波形が出力される。同様に、論理
積信号Ｅも、入力信号Ａと遅延信号Ｃの論理積なので、
時刻ｔ8 で“１”から“０”に変化する波形が出力され
る。論理積信号Ｆは遅延信号Ｂと遅延信号Ｃの論理積な
ので、時刻ｔ9 で“１”から“０”に変化する波形が出
力される。出力信号Ｇは論理積信号Ｄと論理積信号Ｅと
論理積信号Ｆの論理和なので、時刻ｔ9 で“１”から
“０”に変化する波形になる。
【００１５】
【発明の効果】以上説明したように本発明は、２個の遅
延ゲートと、３個のアンドゲートと、１個のオアゲート
を用いることにより、入力信号が“０”の時に発生する
プラス方向のスパイクノイズと、入力信号が“１”の時
に発生するマイナス方向のスパイクノイズの両方を取り
除くことができる効果がある。
延ゲートと、３個のアンドゲートと、１個のオアゲート
を用いることにより、入力信号が“０”の時に発生する
プラス方向のスパイクノイズと、入力信号が“１”の時
に発生するマイナス方向のスパイクノイズの両方を取り
除くことができる効果がある。
【図１】本発明の一実施例のスパイクノイズ除去回路の
構成図である。
構成図である。
【図２】図１の実施例の動作タイミング図である。
【図３】図１の実施例の動作タイミング図である。
【図４】図１の実施例の動作タイミング図である。
【図５】図１の実施例の動作タイミング図である。
１、２ 遅延ゲート ３〜５ アンドゲート ６ オアゲート Ａ 入力信号 Ｂ 遅延信号 Ｃ 遅延信号 Ｄ 論理積信号 Ｅ 論理積信号 Ｆ 論理積信号 Ｇ 出力信号
Claims (1)
- 【請求項１】 入力信号を遅延させる第１の遅延ゲート
と、第１の遅延ゲートで遅延された信号をさらに遅延さ
せる第２の遅延ゲートと、入力信号と第１の遅延ゲート
で遅延された信号の論理積をとる第１のアンドゲート
と、入力信号と第２の遅延ゲートで遅延された信号の論
理積をとる第２のアンドゲートと、第１の遅延ゲートで
遅延された信号と第２の遅延ゲートで遅延された信号の
論理積をとる第３のアンドゲートと、前記３つのアンド
ゲートの出力の論理和をとるオアゲートを有するスパイ
クノイズ除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309339A JPH05191226A (ja) | 1991-11-25 | 1991-11-25 | スパイクノイズ除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309339A JPH05191226A (ja) | 1991-11-25 | 1991-11-25 | スパイクノイズ除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191226A true JPH05191226A (ja) | 1993-07-30 |
Family
ID=17991823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3309339A Pending JPH05191226A (ja) | 1991-11-25 | 1991-11-25 | スパイクノイズ除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191226A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7868662B2 (en) | 2006-10-10 | 2011-01-11 | Panasonic Corporation | Spike noise eliminating circuit, digital system using the same, and IIC bus |
| US11550978B2 (en) | 2018-12-17 | 2023-01-10 | Mitsubishi Electric Corporation | Circuit design assistance system and computer readable medium |
-
1991
- 1991-11-25 JP JP3309339A patent/JPH05191226A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7868662B2 (en) | 2006-10-10 | 2011-01-11 | Panasonic Corporation | Spike noise eliminating circuit, digital system using the same, and IIC bus |
| US11550978B2 (en) | 2018-12-17 | 2023-01-10 | Mitsubishi Electric Corporation | Circuit design assistance system and computer readable medium |
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