JP2927096B2 - 可変周波数発振回路 - Google Patents
可変周波数発振回路Info
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- JP2927096B2 JP2927096B2 JP4261192A JP4261192A JP2927096B2 JP 2927096 B2 JP2927096 B2 JP 2927096B2 JP 4261192 A JP4261192 A JP 4261192A JP 4261192 A JP4261192 A JP 4261192A JP 2927096 B2 JP2927096 B2 JP 2927096B2
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- frequency
- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は可変周波数発振回路に関
し、特にディジタル信号処理におけるクロック信号から
任意の周波数の発振信号を出力する可変周波数発振回路
に関する。
し、特にディジタル信号処理におけるクロック信号から
任意の周波数の発振信号を出力する可変周波数発振回路
に関する。
【０００２】
【従来の技術】従来のこの種の可変周波数発振回路は、
図３に示すように、任意の周波数を設定するためのデー
タを保持するレジスタ６と、基準クロックＣＫに同期し
てそのクロックＣＫの周期の時間分遅延する遅延素子５
と、この遅延素子５の出力とレジスタ６の出力とを加算
する加算器３とから構成されていた。
図３に示すように、任意の周波数を設定するためのデー
タを保持するレジスタ６と、基準クロックＣＫに同期し
てそのクロックＣＫの周期の時間分遅延する遅延素子５
と、この遅延素子５の出力とレジスタ６の出力とを加算
する加算器３とから構成されていた。
【０００３】次に、従来の可変周波数発振回路の動作に
ついて説明する。
ついて説明する。
【０００４】まず、ある任意時間において、レジスタ６
が保持するデータを″Ｋ″とし、遅延素子５の出力デー
タが″０″であったと仮定する。このとき、加算器３の
出力Ｓは″Ｋ″となり、次のクロックに同期してこのデ
ータ″Ｋ″は遅延素子５に取込まれ、出力Ｏとして出力
される。次に、遅延素子５の出力データが″Ｋ″となっ
ているため加算器３の出力Ｓは″２Ｋ″となり、また、
次のクロックに同期して遅延素子５に取込まれ、出力Ｏ
として出力される。この動作を繰返し、加算器３の演算
ビット長を越えるまで加算が続けられる。ただし、演算
ビット長を越えた場合でも加算は継続して行なわれる。
加算器３の演算ビット長をｎビットとすると、加算器３
の出力Ｓが２n −１を越えると、加算器３はキャリーす
なわちオーバフロー信号Ｃを出力し、また、クロックに
同期して″Ｋ″ずつ加算を継続する。このキャリー信号
Ｃが出力されるときの加算器３の出力Ｓは（２n −１）
／Ｋの余りとなる。
が保持するデータを″Ｋ″とし、遅延素子５の出力デー
タが″０″であったと仮定する。このとき、加算器３の
出力Ｓは″Ｋ″となり、次のクロックに同期してこのデ
ータ″Ｋ″は遅延素子５に取込まれ、出力Ｏとして出力
される。次に、遅延素子５の出力データが″Ｋ″となっ
ているため加算器３の出力Ｓは″２Ｋ″となり、また、
次のクロックに同期して遅延素子５に取込まれ、出力Ｏ
として出力される。この動作を繰返し、加算器３の演算
ビット長を越えるまで加算が続けられる。ただし、演算
ビット長を越えた場合でも加算は継続して行なわれる。
加算器３の演算ビット長をｎビットとすると、加算器３
の出力Ｓが２n −１を越えると、加算器３はキャリーす
なわちオーバフロー信号Ｃを出力し、また、クロックに
同期して″Ｋ″ずつ加算を継続する。このキャリー信号
Ｃが出力されるときの加算器３の出力Ｓは（２n −１）
／Ｋの余りとなる。
【０００５】図４は、図３に示す従来の可変周波数発振
回路の出力データを模式的に示した図である。図４にお
いて、ｘは演算の余りを示している。また、点線で示し
た信号ＯＳは加算器３の演算ビット長を越えた場合の仮
想出力を示す。
回路の出力データを模式的に示した図である。図４にお
いて、ｘは演算の余りを示している。また、点線で示し
た信号ＯＳは加算器３の演算ビット長を越えた場合の仮
想出力を示す。
【０００６】このときの発振周波数ｆｏは次式のように
表される。ここで、ｆｃはクロックＣＫの周波数であ
る。
表される。ここで、ｆｃはクロックＣＫの周波数であ
る。
【０００７】 ｆｏ＝ｆｃ・Ｋ／（２n −１）………………………………………………（１） また、発振周波数ｆｏの設定間隔Δｆｏは次式のように
表される。
表される。
【０００８】 Δｆｏ＝ｆｃ／（２n −１）…………………………………………………（２） すなわち、発振周波数ｆｏの設定間隔を小さくするため
には、加算器３の演算ビット長ｎすなわちビット長を大
きくする必要があるというものであった。
には、加算器３の演算ビット長ｎすなわちビット長を大
きくする必要があるというものであった。
【０００９】
【発明が解決しようとする課題】上述した従来の可変周
波数発振回路は、発振周波数ｆｏの設定が１つのレジス
タの設定データのみにより行なわれるため、発振周波数
ｆｏの設定間隔を小さく、すなわち高精細度に周波数を
可変するためには加算器の演算ビット長を大きくする必
要があるので、限定された演算ビット長では高精細度に
周波数を設定できないという欠点があった。
波数発振回路は、発振周波数ｆｏの設定が１つのレジス
タの設定データのみにより行なわれるため、発振周波数
ｆｏの設定間隔を小さく、すなわち高精細度に周波数を
可変するためには加算器の演算ビット長を大きくする必
要があるので、限定された演算ビット長では高精細度に
周波数を設定できないという欠点があった。
【００１０】
【課題を解決するための手段】本発明の可変周波数発振
回路は、予め定めた第一の周波数間隔の周波数である粗
発振周波数の設定用のデータを保持する第一の記憶回路
と、前記第一の周波数間隔より小さい予め定めた第二の
周波数間隔の周波数である精発振周波数の設定用のデー
タを保持する第二の記憶回路と、クロックに同期して後
述する加算回路の出力信号を前記クロックの１周期の時
間分遅延する遅延回路と、前記遅延回路の出力と入力信
号とを加算する加算回路と、前記加算回路のキャリー信
号により前記第一の記憶回路の出力と前記第二の記憶回
路の出力とのいずれか一方の信号を前記入力信号として
選択するスイッチ回路とを備えて構成されている。
回路は、予め定めた第一の周波数間隔の周波数である粗
発振周波数の設定用のデータを保持する第一の記憶回路
と、前記第一の周波数間隔より小さい予め定めた第二の
周波数間隔の周波数である精発振周波数の設定用のデー
タを保持する第二の記憶回路と、クロックに同期して後
述する加算回路の出力信号を前記クロックの１周期の時
間分遅延する遅延回路と、前記遅延回路の出力と入力信
号とを加算する加算回路と、前記加算回路のキャリー信
号により前記第一の記憶回路の出力と前記第二の記憶回
路の出力とのいずれか一方の信号を前記入力信号として
選択するスイッチ回路とを備えて構成されている。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の可変周波数発振回路の一実
施例を示すブロック図である。
施例を示すブロック図である。
【００１３】本実施例の可変周波数発振回路は、図１に
示すように、演算ビット長で設定される周波数間隔であ
る概略の粗周波数を設定するためのデータを保持するレ
ジスタ１と、高精細の周波数間隔である精周波数を設定
するためのデータを保持するレジスタ２と、スイッチ回
路４の出力と遅延素子５の出力とを加算する加算器３
と、加算器３のキャリー（オーバフロー）信号によりレ
ジスタ１の出力とレジスタ２の出力とを切替えるスイッ
チ回路４と、基準クロックＣＫに同期してそのクロック
ＣＫの周期の時間分加算器３の出力を遅延する遅延素子
５とから構成されている。
示すように、演算ビット長で設定される周波数間隔であ
る概略の粗周波数を設定するためのデータを保持するレ
ジスタ１と、高精細の周波数間隔である精周波数を設定
するためのデータを保持するレジスタ２と、スイッチ回
路４の出力と遅延素子５の出力とを加算する加算器３
と、加算器３のキャリー（オーバフロー）信号によりレ
ジスタ１の出力とレジスタ２の出力とを切替えるスイッ
チ回路４と、基準クロックＣＫに同期してそのクロック
ＣＫの周期の時間分加算器３の出力を遅延する遅延素子
５とから構成されている。
【００１４】レジスタ１，２は外部から保持データを変
更できる、たとえばｎビットのシフトレジスタである。
また、加算器３はｎビットの全加算器を用いて構成でき
る。また、また、スイッチ回路４は、ｎビットの論理ゲ
ートを用いる。遅延素子５は、たとえばＤフリップフロ
ップを用いてもよい。
更できる、たとえばｎビットのシフトレジスタである。
また、加算器３はｎビットの全加算器を用いて構成でき
る。また、また、スイッチ回路４は、ｎビットの論理ゲ
ートを用いる。遅延素子５は、たとえばＤフリップフロ
ップを用いてもよい。
【００１５】次に、本実施例の動作について説明する。
【００１６】図２は、図１に示す本実施例の可変周波数
発振回路の出力データを模式的に示した図である。
発振回路の出力データを模式的に示した図である。
【００１７】まず、ある任意時間において、粗周波数設
定用のレジスタ１が保持するデータを″Ｋ″とし、精周
波数設定用のレジスタ２が保持するデータを″Ｋ＋Ｆ″
とし、遅延素子５の出力データが″０″であったとそれ
ぞれ仮定する。このとき、加算器３の出力Ｓは″Ｋ″と
なる。加算器３のキャリー信号Ｃは出力されていないの
で、スイッチ回路４はレジスタ１の出力Ｋを選択する。
したがって、スイッチ回路４の出力Ｄとしてレジスタ１
の出力Ｋがそのまま出力される。以下前述の従来例と同
様に、次のクロックに同期してこのデータ″Ｋ″は遅延
素子５に取込まれ、出力Ｏとして出力され、加算器３の
加算が行なわれる動作を繰返し、加算器３の演算ビット
長を越えるまで加算が続けられる。ただし、演算ビット
長を越えた場合でも加算は継続して行なわれる。加算器
３の演算ビット長をｎビットとすると、加算器３の出力
Ｓが２n −１を越えると、加算器３はキャリーすなわち
オーバフロー信号Ｃを出力し、また、クロックに同期し
て″Ｋ″ずつ加算を継続する。このキャリー信号Ｃが出
力されるときの加算器３の出力Ｓは（２n −１）／Ｋの
余りとなる。
定用のレジスタ１が保持するデータを″Ｋ″とし、精周
波数設定用のレジスタ２が保持するデータを″Ｋ＋Ｆ″
とし、遅延素子５の出力データが″０″であったとそれ
ぞれ仮定する。このとき、加算器３の出力Ｓは″Ｋ″と
なる。加算器３のキャリー信号Ｃは出力されていないの
で、スイッチ回路４はレジスタ１の出力Ｋを選択する。
したがって、スイッチ回路４の出力Ｄとしてレジスタ１
の出力Ｋがそのまま出力される。以下前述の従来例と同
様に、次のクロックに同期してこのデータ″Ｋ″は遅延
素子５に取込まれ、出力Ｏとして出力され、加算器３の
加算が行なわれる動作を繰返し、加算器３の演算ビット
長を越えるまで加算が続けられる。ただし、演算ビット
長を越えた場合でも加算は継続して行なわれる。加算器
３の演算ビット長をｎビットとすると、加算器３の出力
Ｓが２n −１を越えると、加算器３はキャリーすなわち
オーバフロー信号Ｃを出力し、また、クロックに同期し
て″Ｋ″ずつ加算を継続する。このキャリー信号Ｃが出
力されるときの加算器３の出力Ｓは（２n −１）／Ｋの
余りとなる。
【００１８】しかし、キャリー信号Ｃが出力されている
ので、スイッチ回路４はデータ″Ｋ＋Ｆ″を保持する精
周波数設定用のレジスタ２の出力Ｆを選択する。したが
って、スイッチ回路４の出力Ｄとしてレジスタ２の出
力″Ｋ＋Ｆ″が出力される。
ので、スイッチ回路４はデータ″Ｋ＋Ｆ″を保持する精
周波数設定用のレジスタ２の出力Ｆを選択する。したが
って、スイッチ回路４の出力Ｄとしてレジスタ２の出
力″Ｋ＋Ｆ″が出力される。
【００１９】以上の構成では、発振は常にレジスタ２の
データ″Ｆ″の分だけオフセットしたように始まること
になる。
データ″Ｆ″の分だけオフセットしたように始まること
になる。
【００２０】以上の構成による発振周波数ｆｏは次式で
表される。
表される。
【００２１】 ｆｏ＝ｆｃ・Ｋ／［（２n −１）−Ｆ］……………………………………（３） また、発振周波数の設定をレジスタ２のデータ″Ｋ＋
Ｆ″を変更することにより行なうと、発振周波数ｆｏの
設定間隔Δｆｏは次式のように表される。
Ｆ″を変更することにより行なうと、発振周波数ｆｏの
設定間隔Δｆｏは次式のように表される。
【００２２】 Δｆｏ＝ｆｃ・Ｋ・［１／（２n −１）−Ｆ］2 ………………………（４）
【発明の効果】以上説明したように、本発明の可変周波
数発振回路は、粗発振周波数の設定用のデータを保持す
る第一の記憶回路と、精発振周波数の設定用のデータを
保持する第二の記憶回路と、加算回路のキャリー信号に
より第一の記憶回路の出力と第二の記憶回路の出力との
いずれか一方の信号を選択するスイッチ回路とを備える
ことにより、加算器の演算ビット長を増大することなく
高精細度に周波数設定ができるという効果がある。
数発振回路は、粗発振周波数の設定用のデータを保持す
る第一の記憶回路と、精発振周波数の設定用のデータを
保持する第二の記憶回路と、加算回路のキャリー信号に
より第一の記憶回路の出力と第二の記憶回路の出力との
いずれか一方の信号を選択するスイッチ回路とを備える
ことにより、加算器の演算ビット長を増大することなく
高精細度に周波数設定ができるという効果がある。
【図１】本発明の可変周波数発振回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２】本実施例の可変周波数発振回路における出力デ
ータを模式的に示した図である。
ータを模式的に示した図である。
【図３】従来の可変周波数発振回路の一例を示すブロッ
ク図である。
ク図である。
【図４】従来の可変周波数発振回路における出力データ
を模式的に示した図である。
を模式的に示した図である。
１，２，６ レジスタ ３ 加算器 ４ スイッチ回路 ５ 遅延素子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03B 28/00 H03K 4/02
Claims (2)
- 【請求項１】予め定めた第一の周波数間隔の周波数であ
る粗発振周波数の設定用のデータを保持する第一の記憶
回路と、 前記第一の周波数間隔より小さい予め定めた第二の周波
数間隔の周波数である精発振周波数の設定用のデータを
保持する第二の記憶回路と、 クロックに同期して後述する加算回路の出力信号を前記
クロックの１周期の時間分遅延する遅延回路と、 前記遅延回路の出力と入力信号とを加算する加算回路
と、 前記加算回路のキャリー信号により前記第一の記憶回路
の出力と前記第二の記憶回路の出力とのいずれか一方の
信号を前記入力信号として選択するスイッチ回路とを備
えることを特徴とする可変周波数発振回路。 - 【請求項２】 前記加算器は演算ビット長がｎ（整数）
である全加算器であり、前記第一および第二の記憶回路
は外部から保持データを変更できるそれぞれｎビットの
シフトレジスタであることを特徴とする請求項１記載の
可変周波数発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261192A JP2927096B2 (ja) | 1992-02-28 | 1992-02-28 | 可変周波数発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261192A JP2927096B2 (ja) | 1992-02-28 | 1992-02-28 | 可変周波数発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275931A JPH05275931A (ja) | 1993-10-22 |
| JP2927096B2 true JP2927096B2 (ja) | 1999-07-28 |
Family
ID=12640829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4261192A Expired - Fee Related JP2927096B2 (ja) | 1992-02-28 | 1992-02-28 | 可変周波数発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927096B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4795785B2 (ja) | 2005-11-29 | 2011-10-19 | 富士通セミコンダクター株式会社 | デジタル制御発振器 |
-
1992
- 1992-02-28 JP JP4261192A patent/JP2927096B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275931A (ja) | 1993-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990413 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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