JP2677280B2 - Ｌｃｄドライバーのデータ入力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＬＣＤドライバーに関
し、特にデータ入力回路に関する。

【０００２】

【従来の技術】従来のＬＣＤドライバーのデータ入力回
路は図３に示すように、内部クロック信号により駆動さ
れるフリップフロップ回路ＦＦ₁ 〜ＦＦ _N （以下ＦＦ又
はＦＦ₁ 、ＦＦ₂ ・・・ＦＦ _N と略記する）と、ＦＦか
らのデータを記憶転送するシフトレジスタＳＲ₁ ＳＲ₂
・・・ＳＲ _N と、外部クロック信号を内部クロック信号
にかえる内部クロックバッファ（正）ＣＢ−Ｐと、外部
データ信号を遅延させ内部データ信号とする入力ディレ
イ回路ＤＲ−Ｉとで構成されていた。内部クロックバッ
ファＣＢ−Ｐは、外部クロック信号をＦＦ ₁ 〜ＦＦ _N に
直接入力すると、外部クロック信号の波形ひずみにより
誤動作する虞れがあるので、 外部クロック信号の波形成
形をすることによりそれを防止するために設けられてお
り、内部クロック信号は外部クロック信号に比べて遅延
する。 ところで、外部クロック信号に同期した外部デー
タ信号がその同期を維持した状態でデータ入力回路に取
り込まれるには、外部データ信号を入力するとき上記の
外部クロック信号に対する内部クロック信号の遅延分を
補償する必要がある。 入力ディレイ回路ＤＲ−Ｉは上記
の遅延分を補償するために設けられたもので、外部デー
タ信号を同じ時間遅延させて内部データ信号としてい
る。

【０００３】カスケード入力信号は「ハイ」の時、外部
データ取り込みのトリガー信号となり、トリガー信号は
ＦＦ₁ →ＦＦ₂ →・・・と順次転送されていき、出力デ
ィレイ回路ＤＲ−Ｏにより遅延されて外部に出力され
る。この出力された信号は次段へのカスケード出力で、
データ出力端子１、２・・・の数が不足する場合多段に
カスケード接続して使用されるが、次段のカスケード入
力端子に入力され次の回路のデータ取り込みトリガー信
号となる。外部データは入力ディレイ回路ＤＲ−Ｉによ
り遅延された後、ＦＦ₁ 〜ＦＦ_N からの信号の立ち上が
りをトリガーとしてシフトレジスタＳＲ₁ 〜ＳＲ_N に取
り込まれる。

【０００４】以下具体的動作を図４を用いて説明する。

【０００５】外部クロック信号は内部クロックバッファ
ＣＢ−Ｐに入力されて内部クロック信号として外部クロ
ック信号に比べ遅延してＦＦ ₁ 〜ＦＦ _N に出力される。
外部クロック信号の立ち上がり時点１は内部クロック信
号では立ち上がり時点５となり、この立ち上がり時点５
に同期してカスケード入力信号が「ハイ」であるため、
ＦＦ₁ の出力が「ハイ」となり、シフトレジスタＳＲ ₁
に時点５の内部データ「ハイ」が取り込まれてデータ出
力端子１に「ハイ」が出力される。次に外部クロック信
号の立ち上がり時点２は内部クロック信号では立ち上が
り時点６となり、この立ち上がり時点６に同期してカス
ケード信号が「ロウ」であるため、ＦＦ ₁ の出力が「ロ
ウ」となる。ＦＦ ₁ の出力はカスケード入力信号として
ＦＦ2 に 転送されて内部クロック信号の立ち上がり時点
６でＦＦ₂ 出力が「ハイ」となりシフトレジスタＳＲ₂
に時点６の内部データ信号「ロウ」が取り込まれて、デ
ータ出力端子２に「ロウ」が出力される。以下、同様に
カスケード入力信号がＦＦ₃ →ＦＦ ₄ →……→ＦＦ _N と
転送されていき、各外部クロック信号の立ち上がり時点
に対応する内部立ち上がり時点に同期してシフトレジス
タＳＲ ₃ 〜ＳＲ _N に内部データが取り込まれ、データ出
力端子３〜Ｎに「ハイ」又は「ロウ」が出力される。

【０００６】

【発明が解決しようとする課題】ところで、上記の従来
のデータ入力回路において、外部クロック信号に同期し
た外部データ信号が、その同期を維持した状態で取り込
まれるには、外部クロック信号が内部クロック信号にな
り、外部データ信号が内部データ信号になっても同じ同
期状態を維持している必要があり、内部クロックバッフ
ァのディレイ時間と入力ディレイ回路のディレイ時間を
同一にしなければならないため、設計が難しいという欠
点があった。

【０００７】

【課題を解決するための手段】この発明のデータ入力回
路は、外部クロック端子から外部クロック信号が入力さ
れ論理反転されて内部クロック信号として出力する内部
クロックバッファと、前記内部クロック信号が各段に入
力されこの内部クロック信号の立ち上がり時点で初段へ
の「ハイ」のカスケード入力信号で前記内部クロック信
号に同期して各段からトリガー信号を出力する複数段の
ＦＦと、前記外部クロック信号が入力されこの外部クロ
ック信号の立ち上がりに同期して外部データ信号を取り
込み、内部データ信号を出力する１段のＦＦと、各段が
前記複数段のＦＦに対応して設けられ前記トリガー信号
が入力されこのトリガー信号の立ち上がりに同期して前
記内部データ信号を取り込む複数段のシフトレジスタと
を具備することを特徴とする。

【０００８】

【作用】上記の構成によると、外部データ信号が外部ク
ロック信号の立ち上がり時に内部に取り込まれ、外部ク
ロック信号の立ち上がりから次の立ち上がりまでの幅の
内部データ信号としてシフトレジスタに供給され、内部
クロック信号の立ち上がりは外部クロック信号の立ち上
がりと次の立ち上がりとの真ん中より内部クロックバッ
ファのディレイ時間分だけ遅延して立ち上がるため、内
部データ信号が内部クロック信号と同期化し、内部クロ
ック信号に対する内部データ信号のセットアップ時間が
十分取れる。したがって、内部クロックバッファのディ
レイ時間のみに配慮すればよく、しかもディレイ時間を
ある特定の絶対値として設計せずにすみ、ディレイ時間
をできるだけ少なくなるように設計すればよく、設計が
容易になる。

【０００９】

【実施例】以下、この発明について図面を参照して説明
する。

【００１０】図１はこの発明の一実施例のブロック図で
ある。ＦＦ₀ 〜ＦＦ _N はフリップフロップ、ＣＢ−Ｎは
論理反転のバッファでなる内部クロックバッファであ
る。

【００１１】内部クロックバッファＣＢ−Ｎは、外部ク
ロック信号を直接ＦＦ ₁ 〜ＦＦ _N に入力すると、外部ク
ロック信号の波形ひずみにより誤動作する虞れがあるの
で、外部クロック信号の波形成形をすることによりそれ
を防止するために設けられると共に、後述の動作を実現
するため論理反転して内部クロック信号を出力する。

【００１２】外部クロック信号は内部クロックバッファ
ＣＢ−Ｎで論理反転され、内部クロック信号としてＦＦ
₁ 〜ＦＦ _N に供給される。カスケード入力信号は、内部
クロック信号に同期してＦＦ₁ →ＦＦ₂ →ＦＦ₃・・・
ＦＦ_N と順次転送されていき、出力ディレイ回路ＤＲ−
Ｏにより遅延されて外部に出力されると共に、ＦＦ ₁ 〜
ＦＦ _N からシフトレジスタＳＲ ₁ 〜ＳＲ _N にＦ ₀ からの
内部データ信号を取り込むトリガー信号として供給され
る。出力デ ィレイ回路ＤＲ−Ｏから出力された信号は、
次段へのカスケード出力で，次の回路のデータ取り込み
トリガー信号となる。外部データ信号は、外部クロック
信号の立ち上がり時にＦＦ₀ に取り込まれ、内部データ
信号としてシフトレジスタＳＲ ₁ 〜ＳＲ _N に供給され
る。シフトレジスタＳＲ₁ 〜ＳＲ_N はＦＦ₁ 〜ＦＦ_N か
らトリガー信号が「ハイ」になった時点で、ＦＦ₀ の出
力する内部データ信号を取り込む。

【００１３】以下、具体的動作を図２を用いて説明す
る。

【００１４】外部クロック信号は内部クロックバッファ
ＣＢ−Ｎで論理反転され内部クロック信号として出力さ
れる。即ち、図２で示す外部クロック信号の立ち上がり
時点Ａ，Ｂ，Ｃに対して、内部クロック信号の立ち上が
り時点Ｅ，Ｆ，Ｇは半クロック＋内部クロックバッファ
ＣＢ−Ｎのデレィ時間分遅れる。 カスケード入力信号が
外部クロック信号の立ち上がりＡで「ハイ」、立ち上が
りＢで「ロウ」になるようにＦＦ ₁ に入力されると、内
部クロック信号の立ち上がり時点Ｅで、カスケード入力
信号が「ハイ」であるためＦＦ ₁ の出力は「ハイ」とな
り、立ち上がり時点Ｆで、カスケード入力信号が「ロ
ウ」であるためＦＦ ₁ の出力は「ロウ」となる。 外部デ
ータ信号は外部クロック信号の立ち上がり時点Ａ，Ｂ，
Ｃに同期してＦＦ ₀ より内部データを出力する。即ち、
外部クロック信号の立ち上がり時点Ａで、外部データ信
号が「ハイ」であるため内部データ信号は「ハイ」とな
り、立ち上がり時点Ｂで、外部データ信号が「ロウ」で
あるため内部データ信号は「ロウ」となる。 従って、Ｆ
Ｆ ₁ からの出力が「ハイ」となる時点で内部データ信号
は「ハイ」であるためシフトレジスタＳＲ ₁ に内部デー
タ信号［ハイ」が取り込まれて，データ出力端子１に
「ハイ」が出力される。

【００１５】次に、カスケード信号がＦＦ₂ に転送され
て、内部クロック信号立ち上がり時点ＦでＦＦ₂ の出力
が「ハイ」となり、立ち上がり時点ＧでＦＦ ₂ の出力は
「ロ ウ」となる。ＦＦ ₂ からの出力が「ハイ」となる時
点で内部データ信号は「ロウ」であるためシフトレジス
タＳＲ ₂ に内部データ信号「ロウ」が取り込まれて、デ
ータ出力端子２に「ロウ」が出力される。

【００１６】以下同様に、カスケード入力信号がＦＦ ₃
→ＦＦ ₄ →……→ＦＦ _N と転送されていき、各外部クロ
ック信号の立ち上がり時点で取り込んだ内部データ信号
がシフトレジスタＳＲ ₃ 〜ＳＲ _N に取り込まれて、デー
タ出力端子３〜Ｎに「ハイ」又は「ロウ」が出力され
る。以上のように、外部クロック信号を内部クロックバ
ッファで論理反転させて内部クロック信号とし、この内
部クロック信号の立ち上がり時点で「ハイ」のカスケー
ド入力信号で内部クロック信号に同期してＦＦ ₁ 〜ＦＦ
_N からトリガー信号を出力すると共に、外部クロック信
号の立ち上がりに同期して外部データ信号をＦＦ ₀ から
内部データ信号として取出し、内部クロック信号の立ち
上がりに同期して内部データ信号をシフトレジスタに取
り込むことができる構成としたので、外部クロック信号
の立ち上がりに同期した内部データ信号の立ち上がりか
ら、外部クロック信号の立ち上がりと次の立ち上がりと
の真ん中より内部クロックバッファのディレイ時間分だ
け遅延して立ち上がる内部クロック信号の立ち上がりま
での時間、即ち内部クロック信号に対する内部データ信
号のセットアップ時間が十分取れる。したがって、内部
クロックバッファのディレイ時間をある特定の絶対値と
して設計せずにすみ、ディレイ時間をできるだけ少なく
なるように設計すればよく、設計が容易になる。

【００１７】

【発明の効果】以上説明したように、この発明は外部デ
ータ信号を外部クロックの立ち上がり時に同期化して内
部データ信号とし、外部クロック信号を論理反転させた
内部クロック信号の立ち上がりにこの内部データ信号を
同期化させたため、内部クロックバッファのディレイ時
間を絶対値として設計せずにすみ、設計が容易になる効
果がある。

【図面の簡単な説明】

【図１】 この発明のデータ回路のブロック図である。

【図２】 この発明のデータ入力回路のタイミングチャ
ート図である。

【図３】 従来のデータ入力回路のブロック図である。

【図４】 従来のデータ入力回路のタイミングチャート
図である。

【符号の説明】

ＦＦ₀ 〜ＦＦ_N フリップ・フロップ ＣＢ−Ｐ 論理正転の内部クロックバッファＣＢ−Ｎ 論理反転の内部クロックバッファ ＳＲ₁ 〜ＳＲ_N シフトレジスタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】外部クロック端子から外部クロック信号が
   入力され論理反転されて内部クロック信号として出力す
   る内部クロックバッファと、前記内部クロック信号が各段に入力されこの内部クロッ
   ク信号の立ち上がり時点で初段への「ハイ」のカスケー
   ド入力信号で前記内部クロック信号に同期して各段から
   トリガー信号を出力する複数段のフリップフロップと、 前記外部クロック信号が入力されこの外部クロック信号
   の立ち上がりに同期して外部データ信号を取り込み、内
   部データ信号を出力する１段のフリップフロップと、 各段が前記複数段のフリップフロップに対応して設けら
   れ前記トリガー信号が入力されこのトリガー信号の立ち
   上がりに同期して前記内部データ信号を取り込む複数段
   のシフトレジスタとを具備するＬＣＤドライバーのデー
   タ入力回路。