JPH065220U

JPH065220U - 遅延回路

Info

Publication number: JPH065220U
Application number: JP4158692U
Authority: JP
Inventors: 茂沼沢
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1992-06-17
Filing date: 1992-06-17
Publication date: 1994-01-21

Abstract

(57)【要約】【目的】小さな回路規模で遅延時間の可変範囲を大き
く設定することができる。【構成】Ｄ端子に入力されるデジタル信号を第一のク
ロック信号に基づいて保持する第一のフリップフロップ
と、この第一のフリップフロップが保持した前記デジタ
ル信号を、前記第一のクロック信号に基づて順次取り込
むと共に、前記第一のクロック信号を遅延して得た第二
のクロック信号に基づいて入力した順番に取り出すＦＩ
ＦＯと、このＦＩＦＯから取り出した前記デジタル信号
を、第二のクロック信号を遅延して得た第三のクロック
信号に基づいて保持する第二のフリップフロップとを設
け、前記第一のフリップフロップに入力したデジタル信
号を前記第二のクロック信号の遅延時間に応じて遅延す
ることを特徴としている。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、デジタル信号を遅延する遅延回路に関し、更に詳しくは、小さな回路規模で任意の遅延時間を設定することができる遅延回路に関する。

【０００２】

【従来の技術】

図４は、従来の遅延回路を示す構成ブロック図である。図中、１は入力端子で、遅延されるデジタル信号（以下、データ＃という）が入力される。２はＤ型フリップフロップで、前段のＱ出力が次段のＤ入力とし加えられている。Ｄ型フリップフロップ２は、遅延時間に応じて段数が決められ、最前段に入力したデータ＃を第一のクロック信号ＣＬＫ₁によって後段のＤ型フリップフロップ２に順次シフトし、第二のクロック信号ＣＬＫ₂によって最終段から出力する。３₁、３₂、…ディレイで、第一のクロック信号ＣＬＫ₁を順次遅延し、後段のＤ型フリップフロップ２のクロック端子に出力する。図５は、従来の遅延回路の動作を説明するタイムチャートである。（ａ）は遅延されるデータ＃、（ｂ）は第一のクロック信号ＣＬＫ₁、（ｃ）は最前段のＤ型フリップフロップのＱ₁出力、（ｄ）はディレイで遅延された第一のクロック信号ＣＬＫ₁、（ｅ）は第二段目のＤ型フリップフロップのＱ₂出力、（ｆ）はＮ段目のＤ型フリップフロップのＱ_n出力、（ｇ）は第二のクロック信号ＣＬＫ₂、（ｈ）は最終段のＤ型フリップフロップのＱ_o出力である。尚、＃の後に示された数字は、入力されるデータの順番を示したものである_。 (1)最前段のＤ型フリップフロップ２は、第一のクロック信号ＣＬＫ₁の最初の立ち上がりでデータ＃１を保持する。 (2)このデータ＃１は、ディレイ３₁で遅延された第一のクロック信号ＣＬＫ₁によって第二段目のＤ型フリップフロップ２に保持され、更に、ディレイ３₂、３₃… で遅延された第一のクロック信号ＣＬＫ₁で、後段のＤ型フリップフロップ２にとシフトされる。 (3)このようにして、Ｎ段目のＤ型フリップフロップ２にシフトされたデータ＃１は、第一のクロック信号ＣＬＫ₁がｄ_CK時間遅延された第二のクロック信号ＣＬＫ₂でｄ_t時間後にＱ端子より出力される。

【０００３】

【考案が解決しようとする課題】

このような従来の遅延回路は、Ｄ型フリップフロップを多段接続して遅延時間を得ているため、回路規模が大型化するという欠点を有していた。更に、遅延時間ｄ_tの可変範囲が図４に示すように破線範囲、即ちデータの周期範囲Ｔ内に限定されるという欠点を有していた。

【０００４】本考案は、このような点に鑑みてなされたもので、データの遅延をＦＩＦＯを用いて行うようにしたもので、小さな回路規模で遅延時間の可変範囲を大きく設定できる遅延回路を提供することを目的としている。

【０００５】

【課題を解決するための手段】

このような目的を達成するために、本考案は、Ｄ端子に入力されるデジタル信号を第一のクロック信号に基づいて保持する第一のフリップフロップと、この第一のフリップフロップが保持した前記デジタル信号を、前記第一のクロック信号に基づいて順次取り込むと共に、前記第一のクロック信号を遅延して得た第二のクロック信号に基づいて入力した順番に取り出すＦＩＦＯと、このＦＩＦＯから取り出した前記デジタル信号を、第二のクロック信号を遅延して得た第三のクロック信号に基づいて保持する第二のフリップフロップと、を設け、前記第一のフリップフロップに入力したデジタル信号を前記第二クロック信号の遅延時間に応じて遅延することを特徴としている。

【０００６】

【作用】

ＦＩＦＯは、第一のフリップフロップが保持したデータを第一のクロック信号に基づいて順次取り込む。ＦＩＦＯが取り込んだデータは、第一のクロック信号を遅延して得た第二のクロック信号に基づいてＦＩＦＯから入力した順番に取り出だされる。ＦＩＦＯから取り出されたデータは、第二のクロック信号を遅延して得た第三のクロック信号に基づいて第二のフリップフロップに保持される。

【０００７】

【実施例】

以下、図面を用いて本考案の一実施例を詳細に説明する。図１は、本考案の遅延回路の一実施例を示す構成ブロック図である。図中、１０は第一のＤ型フリップフロップで、Ｄ端子に入力されるデータ＃を第一のクロック信号ＣＬＫ₁₀に基づいて保持し、Ｑ端子よりＦＩＦＯ１１に出力する。

【０００８】ＦＩＦＯ１１は、入力端子（ＩＮ端子）に入力されたデータ＃をシフトイン端子（ＳＩ端子）に入力されている第一のクロック信号ＣＬＫ₁₁の立ち下がりで保持し、保持したデータ＃をシフトアウト端子（ＳＯ端子）に入力される第二のクロック信号ＣＬＫ₁₂の立ち下がりによって出力端子（ＯＵＴ端子）より出力する。

【０００９】１２は第二のクロック信号ＣＬＫ₁₂を遅延するディレイで、遅延して得た第三のクロック信号ＣＬＫ₁₃を第二のフリップフロップ１３のクロック端子に出力する。第二のフリップフロップ１３は、クロック端子に入力される第三のクロック信号ＣＬＫ₁₃に基づき、ＦＩＦＯ１１からＤ端子に入力されるデータ＃を保持し、Ｑ端子より出力する。

【００１０】尚、ＦＩＦＯ１１は、第二のクロック信号ＣＬＫ₁₂が入力されなくても、内部データが空の状態の時に取り込んだデータ＃、即ち、最初に取り込んだデータ＃は一定時間後に出力端子から出力されるようになっている。

【００１１】次に、本考案の遅延回路の動作を説明するタイムチャートをもって説明する。図２は、最大の遅延時間を得る場合を説明するためのタイムチャート、図３は、は最小の遅延時間を得る場合を説明するためのタイムチャートである。（ａ）は遅延されるデータ＃、（ｂ）は第一のクロック信号ＣＬＫ₁₁、（ｃ）はＦＩＦＯに入力されるデータ＃、（ｄ）はＦＩＦＯ内のデータの状態、（ｅ）は第二のクロック信号ＣＬＫ₁₂、（ｆ）はＦＩＦＯから出力されるデータ＃、（ｇ）は第三のクロック信号ＣＬＫ₁₃、（ｈ）は第二のフリップフロップが出力するデータ＃である。

【００１２】最大の遅延時間を得る場合 (1)第一のＤ型フリップフロップ１０に入力されたデータ＃１は、第一のクロック信号ＣＬＫ₁₁の最初の立ち上がりエッジで第一のＤ型フリップフロップ１０に保持され、Ｑ端子よりＦＩＦＯ１１に出力される。 (2)ＦＩＦＯ１１に入力されたデータ＃１は、第一のクロック信号ＣＬＫ₁₁の立ち下がりエッジでＦＩＦＯ１１に取り込まれ、一定時間を経過した後に出力端子より第二のＤ型フリップフロップ１３に出力される。

【００１３】 (3)次の第一のクロック信号ＣＬＫ₁₁で第一のＤ型フリップフロップ１０に保持されたデータ＃２は、続いてシフトイン端子（ＳＩ端子）に入力される第一のクロック信号ＣＬＫ₁₁のクロックの立ち下がりで、ＦＩＦＯ１１に保持される。このようにして、ＦＩＦＯ１１は、第一のＤ型フリップフロップ１０から順次入力されるデータ＃３、データ＃４、……を第一のクロック信号ＣＬＫ₁₁に基づいて保持していく。

【００１４】 (4)ＦＩＦＯ１１は、ｎ回目の立ち下がりでデータ＃ｎを保持すると、取り込み能力は一杯になる。 (5)ＦＩＦＯ１１は、データ＃ｎを取り込んだ後、第一のクロックの（ｎ＋１）回目が立ち下がる前に、第二のクロック信号ＣＬＫ₁₂が入力され、データ＃２を第二のクロック信号ＣＬＫ₁₂の立ち下がりに基づき第二のＤ型フリップフロップ１３に出力する。尚、第二のクロック信号ＣＬＫ₁₂は、第一のクロック信号ＣＬＫ₁₁が時間ｄ_ck遅延されて得られる。

【００１５】 (6)第二のフリップフロップ１３は、第二のクロック信号ＣＬＫ₁₂の立ち下がりがＦＩＦＯ１１に入力される前に、第三のクロック信号ＣＬＫ₁₂が入力されるようになっていて、データ＃１をＱ端子より出力する。尚、第三のクロック信号ＣＬＫ₁₃は、第二のクロック信号ＣＬＫ₁₂が時間ｄ_c遅延されて得られる。 (7)以下、同様に、ＦＩＦＯ１１は、第二_、第三のクロック信号ＣＬＫ_{12 、13}に基づきデータ＃３、データ＃４、……の書込み、読出を行う。

【００１６】最小の遅延時間を得る場合 (10)第一のＤ型フリップフロップ１０に入力されたデータ＃１は、第一のクロック信号ＣＬＫ₁₁の最初の立ち上がりエッジで第一のＤ型フリップフロップ１０に保持され、Ｑ端子よりＦＩＦＯ１１に出力される。 (11)ＦＩＦＯ１１に入力されたデータ＃１は、第一のクロック信号ＣＬＫ₁₁の立ち下がりエッジでＦＩＦＯ１１に取り込まれ、一定時間を経過した後に出力端子より第二のＤ型フリップフロップ１３に出力される。

【００１７】 (12)データ＃２は、第一のクロック信号ＣＬＫ₁₁の二回目の立ち上がりエッジで第一のＤ型フリップフロップ１０に保持され、そのクロックの立ち下がりで、ＦＩＦＯ１１に保持される。 (13)データ＃２が保持されたＦＩＦＯ１１は、データ＃２を読みだすのに必要な時間ｄ₂経過後、第二のクロック信号ＣＬＫ₁₂がシフトアウト端子（ＳＯ端子）入力される。 (14)ＦＩＦＯ１１は、第二のクロック信号ＣＬＫ₁₂の最初のクロックの立ち下がりでデータ＃２を第二のＤ型フリップフロップ１３に出力する。 (15)第二のＤ型フリップフロップ１３は、第二のクロック信号ＣＬＫ₁₂の立ち下がりがＦＩＦＯ１１に入力される前に、第三のクロック信号ＣＬＫ₁₃が入力されていて、データ＃１をＱ端子より出力する。 (16)以下、同様に、ＦＩＦＯ１１は、第二_、第三のクロック信号ＣＬＫ_{12 、13}に基づきデータ＃３、データ＃４、……の書込み、読出を行う。

【考案の効果】以上、詳細に説明したように本考案の遅延回路は、ＦＩＦＯを用いてデータの遅延を行うようにしたもので、小さな回路規模で遅延時間の可変範囲を大きく設定することができる。

【図面の簡単な説明】

【図１】本考案の遅延回路の一実施例を示す構成ブロッ
ク図である。

【図２】最大の遅延時間を得る場合を説明するためのタ
イムチャートである。

【図３】最小の遅延時間を得る場合を説明するためのタ
イムチャートである。

【図４】従来の遅延回路を示す構成ブロック図である。

【図５】従来の遅延回路の動作を説明するタイムチャー
トである。

【符号の説明】

１０第一のＤ型フリップフロップ１１ＦＩＦＯ１２ディレイ１３第二のＤ型フリップフロップ

Claims

【実用新案登録請求の範囲】

【請求項１】Ｄ端子に入力されるデジタル信号を第一
のクロック信号に基づいて保持する第一のフリップフロ
ップと、この第一のフリップフロップが保持した前記デジタル信
号を、前記第一のクロック信号に基づいて順次取り込む
と共に、前記第一のクロック信号を遅延して得た第二の
クロック信号に基づいて入力した順番に取り出すＦＩＦ
Ｏと、このＦＩＦＯから取り出した前記デジタル信号を、第二
のクロック信号を遅延して得た第三のクロック信号に基
づいて保持する第二のフリップフロップと、を設け、前記第一のフリップフロップに入力したデジタ
ル信号を前記第二のクロック信号の遅延時間に応じて遅
延することを特徴とした遅延回路。