JP2639598B2 - 非同期処理装置 - Google Patents
非同期処理装置Info
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- JP2639598B2 JP2639598B2 JP2280999A JP28099990A JP2639598B2 JP 2639598 B2 JP2639598 B2 JP 2639598B2 JP 2280999 A JP2280999 A JP 2280999A JP 28099990 A JP28099990 A JP 28099990A JP 2639598 B2 JP2639598 B2 JP 2639598B2
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- trigger signal
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Description
【発明の詳細な説明】 〔概要〕 インタフェース部とこのインタフェース部とは非同期
に動作する非同期プロセッサ部と非同期制御部とを有
し、このインタフェース部から出力されるトリガ信号を
非同期制御部で変換し、この変換されたトリガ信号に対
するトリガ処理を非同期プロセッサ部において行う非同
期処理装置に関して、 上記インタフェース部から連続してトリガ信号が出力
されても、これらの連続するトリガ信号に対するトリガ
処理を非同期プロセッサ部で実行できるようにすること
を目的として、 非同期制御部には、インタフェース部から出力される
第一のトリガ信号を個別にかつサイクリックに保持でき
るバッファを必要個数有する保持部と、セレクト信号を
用いて上記バッファを順に選択し、このバッファに保持
された第一のトリガ信号を順次読出すと共に、この第一
のトリガ信号を第二のクロック信号に同期させた第二の
トリガ信号に変換する同期変換部とを設けた構成であ
る。
に動作する非同期プロセッサ部と非同期制御部とを有
し、このインタフェース部から出力されるトリガ信号を
非同期制御部で変換し、この変換されたトリガ信号に対
するトリガ処理を非同期プロセッサ部において行う非同
期処理装置に関して、 上記インタフェース部から連続してトリガ信号が出力
されても、これらの連続するトリガ信号に対するトリガ
処理を非同期プロセッサ部で実行できるようにすること
を目的として、 非同期制御部には、インタフェース部から出力される
第一のトリガ信号を個別にかつサイクリックに保持でき
るバッファを必要個数有する保持部と、セレクト信号を
用いて上記バッファを順に選択し、このバッファに保持
された第一のトリガ信号を順次読出すと共に、この第一
のトリガ信号を第二のクロック信号に同期させた第二の
トリガ信号に変換する同期変換部とを設けた構成であ
る。
本発明は、インタフェース部とこのインタフェース部
とは非同期に動作する非同期プロセッサ部とを有し、こ
のインタフェース部から出力されるトリガ信号に対する
トリガ処理を非同期プロセッサ部において行う非同期処
理装置に関する。
とは非同期に動作する非同期プロセッサ部とを有し、こ
のインタフェース部から出力されるトリガ信号に対する
トリガ処理を非同期プロセッサ部において行う非同期処
理装置に関する。
従来、インタフェース部51から出力されるトリガ信号
を非同期制御部53で変換し、この変換されたトリガ信号
に対するトリガ処理を非同期プロセッサ部52において行
う非同期処理装置がある。
を非同期制御部53で変換し、この変換されたトリガ信号
に対するトリガ処理を非同期プロセッサ部52において行
う非同期処理装置がある。
第６図に示すこの非同期処理装置は、τｓトリガ信号
を出力するインタフェース部51と、このインタフェース
部51から出力されるτｓトリガ信号をこのτｓトリガ信
号とは非同期のτｉトリガ信号に変換する非同期制御部
53と、この非同期制御部53から出力されるτｉトリガ信
号によってトリガ処理を行う非同期プロセッサ部52とを
有している。
を出力するインタフェース部51と、このインタフェース
部51から出力されるτｓトリガ信号をこのτｓトリガ信
号とは非同期のτｉトリガ信号に変換する非同期制御部
53と、この非同期制御部53から出力されるτｉトリガ信
号によってトリガ処理を行う非同期プロセッサ部52とを
有している。
上記非同期制御部53は、τｓトリガ信号を保持するバ
ッファ54と、AND回路55,59と、EOR回路58と、Ｔプリッ
プフロップ56と、３段で構成されるＤフリップフロップ
57とを有している。
ッファ54と、AND回路55,59と、EOR回路58と、Ｔプリッ
プフロップ56と、３段で構成されるＤフリップフロップ
57とを有している。
この非同期制御部53は、τｓトリガ信号と同期しτｓ
の周期をもつクロック信号であるSLCK信号と、τｉトリ
ガ信号と同期しτｉの周期をもつクロック信号であるIC
LK信号と、τｓトリガ信号をバッファ54に保持すること
を指示するトリガセット信号とが部外から加えられてお
りこれらの信号を基準に動作する。
の周期をもつクロック信号であるSLCK信号と、τｉトリ
ガ信号と同期しτｉの周期をもつクロック信号であるIC
LK信号と、τｓトリガ信号をバッファ54に保持すること
を指示するトリガセット信号とが部外から加えられてお
りこれらの信号を基準に動作する。
続いて、第７図に示すタイムタチャートに基づき非同
期処理装置の動作を説明する。
期処理装置の動作を説明する。
インタフェース部51から出力されSCLK信号に同期した
τｓトリガ信号（トリガＡ）は、これと同時に出力され
たトリガセット信号の指示によりバッファ54に保持され
る。一方このトリガセット信号はSCLK信号と共にＴフリ
ップフロップ56に入力され、その結果トリガセット信号
に同期するITRG信号を出力する。
τｓトリガ信号（トリガＡ）は、これと同時に出力され
たトリガセット信号の指示によりバッファ54に保持され
る。一方このトリガセット信号はSCLK信号と共にＴフリ
ップフロップ56に入力され、その結果トリガセット信号
に同期するITRG信号を出力する。
上記ITRG信号は続く３段からなるＤフリップフロップ
57に入力されると共に、ここからは上記ITRG信号が１周
期ずつ遅延して出力される。そして、このＤフリップフ
ロップ57の最後段の入力部と出力部から取出された信号
がEOR回路58に入力され、このEOR回路58はITRG信号の立
上り及び立下りをとらえた微分信号としてITRGR信号を
出力する。
57に入力されると共に、ここからは上記ITRG信号が１周
期ずつ遅延して出力される。そして、このＤフリップフ
ロップ57の最後段の入力部と出力部から取出された信号
がEOR回路58に入力され、このEOR回路58はITRG信号の立
上り及び立下りをとらえた微分信号としてITRGR信号を
出力する。
このITRGR信号とバッファ54に保持されたτｓトリガ
信号とがAND回路59に入力されると、ここからτｉトリ
ガ信号が出力されこれが非同期プロセッサ部52に入力さ
れτｓトリガ信号（トリガＡ）に対するトリガＡ処理が
行われる。
信号とがAND回路59に入力されると、ここからτｉトリ
ガ信号が出力されこれが非同期プロセッサ部52に入力さ
れτｓトリガ信号（トリガＡ）に対するトリガＡ処理が
行われる。
そして、上記非同期プロセッサ部52におけるトリガ処
理が終了した後に次の新たなτｓトリガ信号が出力され
るようになっている。
理が終了した後に次の新たなτｓトリガ信号が出力され
るようになっている。
一般に、情報処理装置においてチャネルと外部装置、
システムの共通バスと非同期プロセッサ等において非同
期制御が頻繁に行われているが、近年の半導体技術の進
歩によるプロセッサ、チャネルの高速化に伴い、非同期
信号伝達に係るトリガ信号が連続して発生した場合にも
正常に処理できる非同期処理装置が要求されている。
システムの共通バスと非同期プロセッサ等において非同
期制御が頻繁に行われているが、近年の半導体技術の進
歩によるプロセッサ、チャネルの高速化に伴い、非同期
信号伝達に係るトリガ信号が連続して発生した場合にも
正常に処理できる非同期処理装置が要求されている。
ところで、上記の非同期処理装置においては、インタ
ーフェース部51から出力されたτｓトリガ信号に基づく
トリガ処理が非同期プロセッサ部52で終了するまでは次
の新たなτｓトリガ信号が発生しないことが前提条件と
なっている。
ーフェース部51から出力されたτｓトリガ信号に基づく
トリガ処理が非同期プロセッサ部52で終了するまでは次
の新たなτｓトリガ信号が発生しないことが前提条件と
なっている。
そのため、インタフェース部51がインターリーブ等に
なっていて、非同期プロセッサ部52におけるトリガ処理
が終了する前に次の新たなτｓトリガ信号が連続して発
生した場合は、この信号を確保する手段が無いためにこ
の新たなτｓトリガ信号が無視されてしまい処理できな
くなる。
なっていて、非同期プロセッサ部52におけるトリガ処理
が終了する前に次の新たなτｓトリガ信号が連続して発
生した場合は、この信号を確保する手段が無いためにこ
の新たなτｓトリガ信号が無視されてしまい処理できな
くなる。
従って、本発明の技術的課題は、例えば上記インタフ
ェース部51から連続してτｓトリガ信号が発生してもこ
れらの信号を有効に保持し、これらの信号に対するトリ
ガ処理が非同期プロセッサ部52で実行できるようにする
ことにある。
ェース部51から連続してτｓトリガ信号が発生してもこ
れらの信号を有効に保持し、これらの信号に対するトリ
ガ処理が非同期プロセッサ部52で実行できるようにする
ことにある。
〔課題を解決するための手段〕 以上の技術的課題を解決するため本発明の第１の手段
は第１図に示すように、第一の周期（以下「τｓの周
期」という）をもつ第一のクロック信号（以下「τｓク
ロック信号」という）に基づき動作するインタフェース
部１と、このインタフェース部１から出力される第一の
トリガ信号（以下「τｓトリガ信号」という）をこのτ
ｓトリガ信号とは非同期の第二のトリガ信号（以下「τ
ｉトリガ信号」という）に変換する非同期制御部３と、
第二の周期（以下「τｉの周期」という）をもつ第二の
クロック信号（以下「τｉクロック信号」という）に基
づき動作し上記τｉトリガ信号に基づきトリガ処理を行
う非同期プロセッサ部２とを有する非同期処理装置にお
いて、上記非同期制御部３には、インタフェース部１か
ら出力されるτｓトリガ信号を個別にかつサイクリック
に保持できるバッファ4i（ｉ＝１〜ｍ）を必要個数有す
る保持部４と、セレクト信号を用いて上記バッファ4iを
順に選択し、このバッファ4iに保持されたτｓトリガ信
号を順次読出すと共に、このτｓトリガ信号をτｉクロ
ック信号に同期させたτｉトリガ信号に変換する同期変
換部５とを設けたことである。
は第１図に示すように、第一の周期（以下「τｓの周
期」という）をもつ第一のクロック信号（以下「τｓク
ロック信号」という）に基づき動作するインタフェース
部１と、このインタフェース部１から出力される第一の
トリガ信号（以下「τｓトリガ信号」という）をこのτ
ｓトリガ信号とは非同期の第二のトリガ信号（以下「τ
ｉトリガ信号」という）に変換する非同期制御部３と、
第二の周期（以下「τｉの周期」という）をもつ第二の
クロック信号（以下「τｉクロック信号」という）に基
づき動作し上記τｉトリガ信号に基づきトリガ処理を行
う非同期プロセッサ部２とを有する非同期処理装置にお
いて、上記非同期制御部３には、インタフェース部１か
ら出力されるτｓトリガ信号を個別にかつサイクリック
に保持できるバッファ4i（ｉ＝１〜ｍ）を必要個数有す
る保持部４と、セレクト信号を用いて上記バッファ4iを
順に選択し、このバッファ4iに保持されたτｓトリガ信
号を順次読出すと共に、このτｓトリガ信号をτｉクロ
ック信号に同期させたτｉトリガ信号に変換する同期変
換部５とを設けたことである。
次に、本発明の第２の手段は第２図に示すように、τ
ｓトリガ信号を順番にかつサイクリックに前記バッファ
4i（ｉ＝１〜ｍ）に保持するために、このバッファ4i
（ｉ＝１〜ｍ）にτｓトリガ信号の保持を指示するセッ
ト信号の入力部を設ける一方、τｓクロック信号により
カウトアップされると共にこのカウントに対応する順番
のバッファ4i（ｉ＝１〜ｍ）に上記セット信号を出力す
るｍ進カウンタ部６を前記保持部４に設けたことであ
る。
ｓトリガ信号を順番にかつサイクリックに前記バッファ
4i（ｉ＝１〜ｍ）に保持するために、このバッファ4i
（ｉ＝１〜ｍ）にτｓトリガ信号の保持を指示するセッ
ト信号の入力部を設ける一方、τｓクロック信号により
カウトアップされると共にこのカウントに対応する順番
のバッファ4i（ｉ＝１〜ｍ）に上記セット信号を出力す
るｍ進カウンタ部６を前記保持部４に設けたことであ
る。
続いて、本発明の第３の手段では前記バッファ4i（ｉ
＝１〜ｍ）の必要個数ｍは、非同期プロセッサ部２にお
けるトリガ処理時間をτｓ時間のｍ倍としたとき少なく
ともｍ個としたことである。
＝１〜ｍ）の必要個数ｍは、非同期プロセッサ部２にお
けるトリガ処理時間をτｓ時間のｍ倍としたとき少なく
ともｍ個としたことである。
さらに、本発明の第４の手段は前記インタフェース部
１を非同期プロセッサ部に代え、かつ前記非同期プロセ
ッサ部２をインタフェース部に代えることで、この非同
期プロセッサ部からτｓトリガ信号を出力しインタフェ
ース部においてトリガ処理を行うことである。
１を非同期プロセッサ部に代え、かつ前記非同期プロセ
ッサ部２をインタフェース部に代えることで、この非同
期プロセッサ部からτｓトリガ信号を出力しインタフェ
ース部においてトリガ処理を行うことである。
本発明に係る非同期処理装置の第１の手段は次のよう
に動作する。
に動作する。
インタフェース部１はτｓの周期をもつτｓクロック
信号に基づき動作しており、このインタフェース部１か
らは連続的又は非連続的にτｓクロック信号と同期した
τｓトリガ信号が出力される。一方、このτｓトリガ信
号はτｓクロック信号に同期して順次バッファ4i（ｉ＝
１〜ｍ）に保持される。このとき、τｓトリガ信号はｍ
番目のバッファの次は１番目のバッファに戻ってサイク
リックに保持される。従って、τｓトリガ信号はバッフ
ァ4i（ｉ＝１〜ｍ）が１巡するｍτｓ時間保持され、こ
の間に後述する非同期プロセッサ部２でのトリガ処理が
行われる。
信号に基づき動作しており、このインタフェース部１か
らは連続的又は非連続的にτｓクロック信号と同期した
τｓトリガ信号が出力される。一方、このτｓトリガ信
号はτｓクロック信号に同期して順次バッファ4i（ｉ＝
１〜ｍ）に保持される。このとき、τｓトリガ信号はｍ
番目のバッファの次は１番目のバッファに戻ってサイク
リックに保持される。従って、τｓトリガ信号はバッフ
ァ4i（ｉ＝１〜ｍ）が１巡するｍτｓ時間保持され、こ
の間に後述する非同期プロセッサ部２でのトリガ処理が
行われる。
一方、同期変換部５ではセレクト信号を用いて上記バ
ッファ4iを順に選択し、τｉクロック信号に同期してバ
ッファ4iに保持されたτｓトリガ信号を順次読出すと共
に、このτｓトリガ信号をτｉクロック信号に同期させ
たτｉトリガ信号に変換する。
ッファ4iを順に選択し、τｉクロック信号に同期してバ
ッファ4iに保持されたτｓトリガ信号を順次読出すと共
に、このτｓトリガ信号をτｉクロック信号に同期させ
たτｉトリガ信号に変換する。
こうして、バッファ4iに保持されたτｓトリガ信号
は、τｉクロック信号に基づいて順次τｉトリガ信号に
変換された非同期プロセッサ部２に送られ、この非同期
プロセッサ部２において上記トリガ信号に関するトリガ
処理を行う。
は、τｉクロック信号に基づいて順次τｉトリガ信号に
変換された非同期プロセッサ部２に送られ、この非同期
プロセッサ部２において上記トリガ信号に関するトリガ
処理を行う。
次に本発明の第二の手段の動作を説明する。
保持部４に設けたｍ進カウンタ部６は、τｓクロック
信号によりカウントアップされると共にこのカウントに
対応する順番のバッファ4i（ｉ＝１〜ｍ）にτｓトリガ
信号の保持を指示するセット信号を出力する。一方、各
バッファ4i（ｉ＝１〜ｍ）にはインタフェース部１から
出力された全てのτｓトリガ信号が入力されており、上
記セット信号の指示を受けたバッファがτｓトリガ信号
を保持する。
信号によりカウントアップされると共にこのカウントに
対応する順番のバッファ4i（ｉ＝１〜ｍ）にτｓトリガ
信号の保持を指示するセット信号を出力する。一方、各
バッファ4i（ｉ＝１〜ｍ）にはインタフェース部１から
出力された全てのτｓトリガ信号が入力されており、上
記セット信号の指示を受けたバッファがτｓトリガ信号
を保持する。
続いて、本発明による第３の手段の動作を説明する。
本発明では非同期プロセッサ部２におけるトリガ処理時
間をτｓトリガ信号が連続したときの周期であるτｓ時
間のｍ倍としたとき少なくともｍ個のバッファを有して
いるので、τｓトリガ信号はバッファ4i（ｉ＝１〜ｍ）
が１巡するｍτｓ時間バッファ4i（ｉ＝１〜ｍ）に保持
され、この間に非同期プロセッサ部２における上記τｓ
トリガ信号に基づくトリガ処理が終了する。
本発明では非同期プロセッサ部２におけるトリガ処理時
間をτｓトリガ信号が連続したときの周期であるτｓ時
間のｍ倍としたとき少なくともｍ個のバッファを有して
いるので、τｓトリガ信号はバッファ4i（ｉ＝１〜ｍ）
が１巡するｍτｓ時間バッファ4i（ｉ＝１〜ｍ）に保持
され、この間に非同期プロセッサ部２における上記τｓ
トリガ信号に基づくトリガ処理が終了する。
本発明による第４の手段の動作では、非同期プロセッ
サ部から出力されるτｓトリガ信号を非同期制御部３で
τｉトリガ信号に変換し、このτｉトリガ信号に基づき
インタフェース部においてトリガ処理を行う。
サ部から出力されるτｓトリガ信号を非同期制御部３で
τｉトリガ信号に変換し、このτｉトリガ信号に基づき
インタフェース部においてトリガ処理を行う。
続いて、本発明の実施例について説明する。
第３図に示す非同期処理装置は、インタフェース部21
と、このインタフェース部21から出力されるτｓトリガ
信号に基づきこのτｓトリガ信号とは非同期のτｉトリ
ガ信号に変換する非同期制御部23と、この非同期制御部
23から出力されるτｉトリガ信号に基づきトリガ処理を
行う非同期プロセッサ部22とを有している。そして、本
実施例におけるこの非同期プロセッサ部22でのトリガ処
理時間は４τｓ時間であり、またこの非同期プロセッサ
部22は並行して複数のトリガ処理が行える。
と、このインタフェース部21から出力されるτｓトリガ
信号に基づきこのτｓトリガ信号とは非同期のτｉトリ
ガ信号に変換する非同期制御部23と、この非同期制御部
23から出力されるτｉトリガ信号に基づきトリガ処理を
行う非同期プロセッサ部22とを有している。そして、本
実施例におけるこの非同期プロセッサ部22でのトリガ処
理時間は４τｓ時間であり、またこの非同期プロセッサ
部22は並行して複数のトリガ処理が行える。
上記非同期制御部23は、保持部４と同期変換部５とを
有している。この保持部４はバッファ4i（ｉ＝１〜ｍ）
とｍ進カウンタ部６とから構成され、バッファ4i（ｉ＝
１〜４）としてτｓトリガ信号を保持するバッファ33a,
〜33dを有し、ｍ進カウンタ部６としてＴフリップフロ
ップ24a,24bと、３入力のAND回路25a,〜25dとを有して
いる。
有している。この保持部４はバッファ4i（ｉ＝１〜ｍ）
とｍ進カウンタ部６とから構成され、バッファ4i（ｉ＝
１〜４）としてτｓトリガ信号を保持するバッファ33a,
〜33dを有し、ｍ進カウンタ部６としてＴフリップフロ
ップ24a,24bと、３入力のAND回路25a,〜25dとを有して
いる。
一方、同期変換部５として直列に３段接続したＤフリ
ップフロップ26a,〜26cと、２入力のAND回路27a,〜27d,
28と、２入力のEOR回路29と、Ｔフリップフロップ30
と、３入力のAND回路31a,〜31dで構成されバッファ33a,
〜33dを選択するセレクト回路と、４入力のOR回路32と
を有している。ところで、本実施例では非同期プロセッ
サ部22でトリガ処理を行うのに４τｓ時間要するため４
個のバッファ33a,〜33dを有している。そして、この４
τｓ時間の間に非同期プロセッサ部22においてτｓトリ
ガ信号に基づくトリガ処理が終了する。
ップフロップ26a,〜26cと、２入力のAND回路27a,〜27d,
28と、２入力のEOR回路29と、Ｔフリップフロップ30
と、３入力のAND回路31a,〜31dで構成されバッファ33a,
〜33dを選択するセレクト回路と、４入力のOR回路32と
を有している。ところで、本実施例では非同期プロセッ
サ部22でトリガ処理を行うのに４τｓ時間要するため４
個のバッファ33a,〜33dを有している。そして、この４
τｓ時間の間に非同期プロセッサ部22においてτｓトリ
ガ信号に基づくトリガ処理が終了する。
またこの非同期制御部23は、τｓトリガ信号と同期す
るτｓの周期をもつクロック信号のSCLK信号と、τｉト
リガ信号と同期するτｉの周期をもつクロック信号であ
るICLK信号とが部外から加えられておりこれらの信号に
基づいて動作する。
るτｓの周期をもつクロック信号のSCLK信号と、τｉト
リガ信号と同期するτｉの周期をもつクロック信号であ
るICLK信号とが部外から加えられておりこれらの信号に
基づいて動作する。
続いて、第４図に示すタイムチャートに基づき本実施
例を説明する。
例を説明する。
上記τｓトリガ信号と同期するSCLK信号は、Ｔフリッ
プフロップ24aに入力されその結果サイクリックにオン
オフしτｉトリガ信号の基準となるITRG信号を出力す
る。このITRG信号とSCLK信号がＴフリップフロップ24b
に入力されその結果ITRGT信号を出力する。
プフロップ24aに入力されその結果サイクリックにオン
オフしτｉトリガ信号の基準となるITRG信号を出力す
る。このITRG信号とSCLK信号がＴフリップフロップ24b
に入力されその結果ITRGT信号を出力する。
また、これらのSCLK信号、ITRG信号、ITRGT信号とに
基づき、AND回路25a,〜25dにより４進カウンタとしてサ
イクリックにバッファ33a,〜33dにセット信号STID1,〜S
TID4を出力する。これらの信号の状態表を第５（ａ）図
に示す。
基づき、AND回路25a,〜25dにより４進カウンタとしてサ
イクリックにバッファ33a,〜33dにセット信号STID1,〜S
TID4を出力する。これらの信号の状態表を第５（ａ）図
に示す。
一方、上記ITRG信号は３段からなるＤフリップフロッ
プ26a,〜26cに入力され、これとτｉクロック信号のICL
K信号により１クロックずつ遅延した３種類の信号ITRGD
信号,ITRGE信号,ITRGF信号が作られる。そして、最後段
のＤフリップフロップ26cの入力部と出力部とから信号I
TRGE信号,ITRGF信号を取出しこれらをEOR回路29に入力
する。このEOR回路29はITRG信号の立上り及び立下がり
をとらえた微分信号としてITRGR信号を出力する。
プ26a,〜26cに入力され、これとτｉクロック信号のICL
K信号により１クロックずつ遅延した３種類の信号ITRGD
信号,ITRGE信号,ITRGF信号が作られる。そして、最後段
のＤフリップフロップ26cの入力部と出力部とから信号I
TRGE信号,ITRGF信号を取出しこれらをEOR回路29に入力
する。このEOR回路29はITRG信号の立上り及び立下がり
をとらえた微分信号としてITRGR信号を出力する。
これらのICLK信号,ITRGR信号,ITRGF信号に基づき、AN
D回路28、Ｔフリップフロップ30（ここからITRGFT信号
を出力）及びAND回路27a,〜27dにより、４進カウンタが
形成されこれによりバッファ33a,〜33dを選択するセレ
クト信号ID1SL信号，〜ID4SL信号を発生する。これらの
信号の状態表を第５（ｂ）図に示す。
D回路28、Ｔフリップフロップ30（ここからITRGFT信号
を出力）及びAND回路27a,〜27dにより、４進カウンタが
形成されこれによりバッファ33a,〜33dを選択するセレ
クト信号ID1SL信号，〜ID4SL信号を発生する。これらの
信号の状態表を第５（ｂ）図に示す。
さて、本実施例においてはバッファ33b,バッファ33c
セットのタイミングでτｓトリガ信号が連続（以下それ
ぞれ「トリガA1」，「トリガA2」という）して発生して
いる。このときは、バッファのセット信号であるSTID2
信号によりバッファ33bにトリガA1が保持され、STID3信
号によりバッファ33cにトリガA2が保持される。そし
て、これらのトリガA1,トリガA2は次のバッファセット
信号が巡ってくる間、つまり４τｓ時間各バッファ内に
保持される。
セットのタイミングでτｓトリガ信号が連続（以下それ
ぞれ「トリガA1」，「トリガA2」という）して発生して
いる。このときは、バッファのセット信号であるSTID2
信号によりバッファ33bにトリガA1が保持され、STID3信
号によりバッファ33cにトリガA2が保持される。そし
て、これらのトリガA1,トリガA2は次のバッファセット
信号が巡ってくる間、つまり４τｓ時間各バッファ内に
保持される。
一方、同期変換部５においては上述したAND回路27a,
〜27dから順次バッファ33a,〜33dのセレクト信号が出力
されている。そして、バッファ33bのセレクト信号であ
るID2SL信号が出力されたときにAND回路31cからバッフ
ァ33bに保持されたトリガA1が出力される。そして、こ
のトリガA1はOR回路32からτｉトリガ信号として出力さ
れこの信号に基づいて非同期プロセッサ部22においてト
リガA1に係るトリガA1処理が開始される。これと連続し
て、トリガA2を保持したバッファ33cがセレクト信号ID3
SL信号によりセレクトされ、同様にして非同期プロセッ
サ部22においてトリガA2に係るトリガA2処理が開始され
る。
〜27dから順次バッファ33a,〜33dのセレクト信号が出力
されている。そして、バッファ33bのセレクト信号であ
るID2SL信号が出力されたときにAND回路31cからバッフ
ァ33bに保持されたトリガA1が出力される。そして、こ
のトリガA1はOR回路32からτｉトリガ信号として出力さ
れこの信号に基づいて非同期プロセッサ部22においてト
リガA1に係るトリガA1処理が開始される。これと連続し
て、トリガA2を保持したバッファ33cがセレクト信号ID3
SL信号によりセレクトされ、同様にして非同期プロセッ
サ部22においてトリガA2に係るトリガA2処理が開始され
る。
従って、本実施例においてはインタフェース部21から
SLCK信号に同期して連続したτｓトリガ信号が発生して
も、バッファ33a,〜33dにおいてこれらのτｓトリガ信
号を４τｓ時間保持すると共に、これらのτｓトリガ信
号がτｉトリガ信号として同期化されて取出され、この
τｉトリガ信号に基づき非同期プロセッサ部22において
トリガ処理が行われる。さらに、この非同期プロセッサ
部22におけるトリガ処理に要する４τｓ時間は確保され
る、 そのため、上記インタフェース部21から連続してτｓ
トリガ信号が発生しても、これらの信号が有効に保持さ
れるのでこれらの信号に対するトリガ信号が非同期プロ
セッサ部22で確実に実行でき効果的である。
SLCK信号に同期して連続したτｓトリガ信号が発生して
も、バッファ33a,〜33dにおいてこれらのτｓトリガ信
号を４τｓ時間保持すると共に、これらのτｓトリガ信
号がτｉトリガ信号として同期化されて取出され、この
τｉトリガ信号に基づき非同期プロセッサ部22において
トリガ処理が行われる。さらに、この非同期プロセッサ
部22におけるトリガ処理に要する４τｓ時間は確保され
る、 そのため、上記インタフェース部21から連続してτｓ
トリガ信号が発生しても、これらの信号が有効に保持さ
れるのでこれらの信号に対するトリガ信号が非同期プロ
セッサ部22で確実に実行でき効果的である。
以上説明したように、本発明の第１の手段によればイ
ンタフェース部１から出力されるτｓトリガ信号を連続
的に受けかつこのトリガ信号をサイクリックに保持する
バッファを必要数有し、セレクト信号を用いてバッファ
を順に選択し、このバッファに保持されたτｓトリガ信
号を順次読出してτｉトリガ信号に変換する同期変換部
５とを設ける構成を採用したから、インタフェース部１
から連続してτｓトリガ信号が発生したときにも、これ
らのτｓトリガ信号が各バッファに順次保持されてτｓ
トリガ信号が無視されるということがなくなると共に、
セレクト信号によりτｓトリガ信号がτｉトリガ信号と
して同期化されて迅速に取出され、非同期プロセッサ部
２におけるトリガ処理が確実に行われるという効果があ
る。
ンタフェース部１から出力されるτｓトリガ信号を連続
的に受けかつこのトリガ信号をサイクリックに保持する
バッファを必要数有し、セレクト信号を用いてバッファ
を順に選択し、このバッファに保持されたτｓトリガ信
号を順次読出してτｉトリガ信号に変換する同期変換部
５とを設ける構成を採用したから、インタフェース部１
から連続してτｓトリガ信号が発生したときにも、これ
らのτｓトリガ信号が各バッファに順次保持されてτｓ
トリガ信号が無視されるということがなくなると共に、
セレクト信号によりτｓトリガ信号がτｉトリガ信号と
して同期化されて迅速に取出され、非同期プロセッサ部
２におけるトリガ処理が確実に行われるという効果があ
る。
続いて、本発明の第２の手段においては、τｓトリガ
信号を順番にかつサイクリックにバッファに保持するた
めに、バッファに対しτｓトリガ信号の保持を指示する
セット信号を出力するｍ進カウンタ部６を設けたので、
簡単な構造でしかも容易に複数のバッファへのτｓトリ
ガ信号の保持が行え有効である。
信号を順番にかつサイクリックにバッファに保持するた
めに、バッファに対しτｓトリガ信号の保持を指示する
セット信号を出力するｍ進カウンタ部６を設けたので、
簡単な構造でしかも容易に複数のバッファへのτｓトリ
ガ信号の保持が行え有効である。
また、本発明の第３の手段においては非同期プロセッ
サ部２におけるトリガ処理時間をτｓ時間のｍ倍とした
とき、少なくともｍ個のバッファを有したから、非同期
プロセッサ部２におけるトリガ処理が終了するまでτｓ
トリガ信号がバッファで保持されるので確実にトリガ処
理が行われ効果的である。
サ部２におけるトリガ処理時間をτｓ時間のｍ倍とした
とき、少なくともｍ個のバッファを有したから、非同期
プロセッサ部２におけるトリガ処理が終了するまでτｓ
トリガ信号がバッファで保持されるので確実にトリガ処
理が行われ効果的である。
本発明の第４の手段においては、非同期プロセッサ部
から出力されるτｓトリガ信号を非同期制御部３でτｉ
トリガ信号に変換し、このτｉトリガ信号に基づきイン
タフェース部においてトリガ処理が行われるので、非同
期プロセッサ部からインタフェース部に向けてτｓトリ
ガ信号を出力する処理が行える。
から出力されるτｓトリガ信号を非同期制御部３でτｉ
トリガ信号に変換し、このτｉトリガ信号に基づきイン
タフェース部においてトリガ処理が行われるので、非同
期プロセッサ部からインタフェース部に向けてτｓトリ
ガ信号を出力する処理が行える。
第１図は本発明による第１の手段の原理ブロック図、第
２図は本発明による第２の手段の原理ブロック図、第３
図は実施例に係るブロック図、第４図は実施例に係るタ
イムチャート、第５図は実施例に係る状態表、第６図は
従来例に係るブロック図、第７図は従来例に係るタイム
チャートである。 1,21……インタフェース部 2,22……非同期プロセッサ部 3,23……非同期制御部 ４……保持部 4i（ｉ＝１〜ｍ）（33a,〜33d）……バッファ ５……同期変換部 ６（24a・24b,25a〜25d）……ｍ進カウンタ部（Ｔフリ
ップフロップ,AND回路）
２図は本発明による第２の手段の原理ブロック図、第３
図は実施例に係るブロック図、第４図は実施例に係るタ
イムチャート、第５図は実施例に係る状態表、第６図は
従来例に係るブロック図、第７図は従来例に係るタイム
チャートである。 1,21……インタフェース部 2,22……非同期プロセッサ部 3,23……非同期制御部 ４……保持部 4i（ｉ＝１〜ｍ）（33a,〜33d）……バッファ ５……同期変換部 ６（24a・24b,25a〜25d）……ｍ進カウンタ部（Ｔフリ
ップフロップ,AND回路）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平１−112354（ＪＰ，Ａ)
Claims (4)
- 【請求項１】第一の周期をもつ第一のクロック信号に基
づき動作するインタフェース部と、このインタフェース
部から出力される第一のトリガ信号をこの第一のトリガ
信号とは非同期の第二のトリガ信号に変換する非同期制
御部と、第二の周期をもつ第二のクロック信号に基づき
動作し上記第二のトリガ信号に基づきトリガ処理を行う
非同期プロセッサ部とを有する非同期処理装置におい
て、 上記非同期制御部には、インタフェース部から出力され
る第一のトリガ信号を個別にかつサイクリックに保持で
きるバッファを必要個数有する保持部と、 セレクト信号を用いて上記バッファを順に選択し、この
バッファに保持された第一のトリガ信号を順次読出すと
共に、この第一のトリガ信号を第二のクロック信号に同
期させた第二のトリガ信号に変換する同期変換部とを設
けたことを特徴とする非同期処理装置。 - 【請求項２】第一のトリガ信号を順番にかつサイクリッ
クに前記バッファに保持するために、このバッファに第
一のトリガ信号の保持を支持するセット信号の入力部を
設ける一方、第一のクロック信号によりカウントアップ
されると共にこのカウントに対応する番号のバッファに
上記セット信号を出力するｍ進カウンタ部を前記保持部
に設けたことを特徴とする特許請求の範囲第１項記載の
非同期処理装置。 - 【請求項３】前記バッファの必要個数ｍは、非同期プロ
セッサ部におけるトリガ処理時間を第一の時間のｍ倍と
したとき、少なくともｍ個とすることを特徴とする特許
請求の範囲第１項記載の非同期処理装置。 - 【請求項４】前記インタフェース部を非同期プロセッサ
部に代え、かつ前記非同期プロセッサ部をインタフェー
ス部に代えることで、この非同期プロセッサ部から第一
のトリガ信号を出力しインタフェース部においてトリガ
処理を行うことを特徴とする特許請求の範囲第１項記載
の非同期処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280999A JP2639598B2 (ja) | 1990-10-19 | 1990-10-19 | 非同期処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280999A JP2639598B2 (ja) | 1990-10-19 | 1990-10-19 | 非同期処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04155565A JPH04155565A (ja) | 1992-05-28 |
| JP2639598B2 true JP2639598B2 (ja) | 1997-08-13 |
Family
ID=17632858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2280999A Expired - Lifetime JP2639598B2 (ja) | 1990-10-19 | 1990-10-19 | 非同期処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2639598B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112354A (ja) * | 1987-10-26 | 1989-05-01 | Sumitomo Electric Ind Ltd | 割込み要求信号制御方式 |
-
1990
- 1990-10-19 JP JP2280999A patent/JP2639598B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04155565A (ja) | 1992-05-28 |
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