JPH05100844A - マイクロ・プロセツサのプログラムウエイト制御回路 - Google Patents
マイクロ・プロセツサのプログラムウエイト制御回路Info
- Publication number
- JPH05100844A JPH05100844A JP3260190A JP26019091A JPH05100844A JP H05100844 A JPH05100844 A JP H05100844A JP 3260190 A JP3260190 A JP 3260190A JP 26019091 A JP26019091 A JP 26019091A JP H05100844 A JPH05100844 A JP H05100844A
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- JP
- Japan
- Prior art keywords
- wait
- clock
- system clock
- circuit
- signal
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】システムクロックより短い時間で設定してウェ
イトによる無駄時間を少なくする。 【構成】マスタクロックＳＭＣを任意の時間遅延させる
遅延回路群２と、外部回路よりウェイト信号ＳＷＡが入
力されたことを検出するウェイト検出回路１と、検出さ
れたウェイト時間に対応して遅延回路群２の出力φ０〜
φ３のうちから１つを選択してシステムクロックとする
システムクロック選択回路３を有する。
イトによる無駄時間を少なくする。 【構成】マスタクロックＳＭＣを任意の時間遅延させる
遅延回路群２と、外部回路よりウェイト信号ＳＷＡが入
力されたことを検出するウェイト検出回路１と、検出さ
れたウェイト時間に対応して遅延回路群２の出力φ０〜
φ３のうちから１つを選択してシステムクロックとする
システムクロック選択回路３を有する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロ・プロセッサの
プログラムウェイト制御回路に関する。
プログラムウェイト制御回路に関する。
【０００２】
【従来の技術】最近は、ＬＳＩ技術の進歩によってマイ
クロ・プロセッサのシステムクロックの周波数は次第に
高くなってきている。そこでプロセッサ内部においては
素子の遅延時間等を最適化することによって高速化を図
ってきたが、プロセッサ外部とのインタフェースにおい
ては、入出力バッファが高速化できない、あるいは外部
素子の速度が遅い等の理由によって、内部に比べ高速化
が実現できていない。従って、プロセッサ内部と外部の
インタフェースを行う場合には内部動作にウェイトを掛
けて内部回路の速度を外部回路の速度に合わせる必要が
あった。
クロ・プロセッサのシステムクロックの周波数は次第に
高くなってきている。そこでプロセッサ内部においては
素子の遅延時間等を最適化することによって高速化を図
ってきたが、プロセッサ外部とのインタフェースにおい
ては、入出力バッファが高速化できない、あるいは外部
素子の速度が遅い等の理由によって、内部に比べ高速化
が実現できていない。従って、プロセッサ内部と外部の
インタフェースを行う場合には内部動作にウェイトを掛
けて内部回路の速度を外部回路の速度に合わせる必要が
あった。
【０００３】次に従来のマイクロ・プロセッサのウェイ
ト制御回路について図３（ａ）を用いて説明する。従来
のウェイト制御回路は、外部回路からのウェイト信号Ｓ
ＷＡの有無を検出し検出信号ＳＤを出力するウェイト検
出回路１と、プログラムカウンタ４と、そのカウント出
力信号Ｓ４をシステムクロックＳＣＫによってインクリ
メントするインクリメンタ５と、プログラムカウンタ４
によってアドレスを示されるインストラクションメモリ
６と、その出力信号Ｓ６をウェイト検出回路１の指令信
号Ｓ１によってＮＯＰ命令に置き換えるＮＯＰ挿入回路
７とから構成されている。
ト制御回路について図３（ａ）を用いて説明する。従来
のウェイト制御回路は、外部回路からのウェイト信号Ｓ
ＷＡの有無を検出し検出信号ＳＤを出力するウェイト検
出回路１と、プログラムカウンタ４と、そのカウント出
力信号Ｓ４をシステムクロックＳＣＫによってインクリ
メントするインクリメンタ５と、プログラムカウンタ４
によってアドレスを示されるインストラクションメモリ
６と、その出力信号Ｓ６をウェイト検出回路１の指令信
号Ｓ１によってＮＯＰ命令に置き換えるＮＯＰ挿入回路
７とから構成されている。
【０００４】ブロックの動作は、図３（ｂ）に示すよう
に外部からウェイト信号ＳＷＡが入力されると、ウェイ
ト信号ＳＷＡがアクティブの期間ＴＷＡ中はウェイト検
出回路１はインクリメンタ５の動作を停止する。その結
果、プログラムカウンタ４の値はウェイト期間ＴＷ中変
化しない。また同時にウェイト検出回路１はＮＯＰ挿入
回路７をアクティブにしてウェイト時間中プログラムメ
モリの出力信号Ｓ６をＮＯＰにする。
に外部からウェイト信号ＳＷＡが入力されると、ウェイ
ト信号ＳＷＡがアクティブの期間ＴＷＡ中はウェイト検
出回路１はインクリメンタ５の動作を停止する。その結
果、プログラムカウンタ４の値はウェイト期間ＴＷ中変
化しない。また同時にウェイト検出回路１はＮＯＰ挿入
回路７をアクティブにしてウェイト時間中プログラムメ
モリの出力信号Ｓ６をＮＯＰにする。
【０００５】さて、ウェイト制御が必要な具体例として
マイクロ・プロセッサのメモリに低速なメモリを接続す
る場合を示す。ここで、プロセッサがメモリに要求する
アクセスタイムは５０ｎｓとする。メモリはアクセスタ
イム６０ｎｓのものを使うとすると、メモリアクセスに
対して１ウェイトが必要となる。１ウェイトすることに
よって、プロセッサがメモリに要求するアクセスタイム
はノーウェイトの場合の２倍の１００ｎｓとなって、ア
クセスタイム６０ｎｓのメモリと接続可能となる。この
ようにウェイトをかけることによってメモリへのアクセ
スは可能となるが、メモリが実際に必要としている時間
６０ｎｓよりも多くの時間１００ｎｓが消費され、その
結果４０ｎｓの時間が必要以上に消費されたこととな
る。
マイクロ・プロセッサのメモリに低速なメモリを接続す
る場合を示す。ここで、プロセッサがメモリに要求する
アクセスタイムは５０ｎｓとする。メモリはアクセスタ
イム６０ｎｓのものを使うとすると、メモリアクセスに
対して１ウェイトが必要となる。１ウェイトすることに
よって、プロセッサがメモリに要求するアクセスタイム
はノーウェイトの場合の２倍の１００ｎｓとなって、ア
クセスタイム６０ｎｓのメモリと接続可能となる。この
ようにウェイトをかけることによってメモリへのアクセ
スは可能となるが、メモリが実際に必要としている時間
６０ｎｓよりも多くの時間１００ｎｓが消費され、その
結果４０ｎｓの時間が必要以上に消費されたこととな
る。
【０００６】
【発明が解決しようとする課題】以上説明したように、
従来のマイクロ・プロセッサのプログラムウェイト制御
回路では、１ウェイトについてシステムクロックを少な
くとも１クロック必要とするので、実際に必要なウェイ
ト時間が１クロック未満の時間であっても、１クロック
の長さのウェイトがかかってしまい、回路の最速性能を
生かしきれず全体の処理量の増加を招くという問題を有
していた。
従来のマイクロ・プロセッサのプログラムウェイト制御
回路では、１ウェイトについてシステムクロックを少な
くとも１クロック必要とするので、実際に必要なウェイ
ト時間が１クロック未満の時間であっても、１クロック
の長さのウェイトがかかってしまい、回路の最速性能を
生かしきれず全体の処理量の増加を招くという問題を有
していた。
【０００７】
【課題を解決するための手段】本発明のマイクロ・プロ
セッサのプログラムウェイト制御回路は、マスタクロッ
クを複数の所定時間遅延させた複数の遅延クロック信号
を出力する遅延回路群と、外部回路よりウェイト信号が
入力されたことを検出するウェイト検出回路と、該ウェ
イト検出回路によって検出されたウェイト時間に応じて
前記複数の遅延クロック信号の中から１つを選択してシ
ステムクロックとするシステムクロック選択回路とを有
して構成されている。
セッサのプログラムウェイト制御回路は、マスタクロッ
クを複数の所定時間遅延させた複数の遅延クロック信号
を出力する遅延回路群と、外部回路よりウェイト信号が
入力されたことを検出するウェイト検出回路と、該ウェ
イト検出回路によって検出されたウェイト時間に応じて
前記複数の遅延クロック信号の中から１つを選択してシ
ステムクロックとするシステムクロック選択回路とを有
して構成されている。
【０００８】
【実施例】図１は本発明の一実施例のブロック図であ
る。
る。
【０００９】本実施例のプログラムウェイト制御回路
は、外部からウェイト信号ＳＷＡを入力し検出信号Ｓ１
を出力するウェイト検出回路１と、マスタクロックＳＭ
Ｃを任意の時間遅延させる遅延回路群２と、ウェイト検
出回路１の検出信号Ｓ１に従って遅延回路群２の出力す
る遅延クロックφ０〜φ３の中から所定の１つをシステ
ムクロックＳＣＫとして選択するシステムクロック選択
回路３と、システムクロックＳＣＫを入力するプログラ
ムカウンタ４と、プログラムカウンタ４をシステムクロ
ックＳＣＫによってインクリメントするインクリメンタ
５から構成されている。
は、外部からウェイト信号ＳＷＡを入力し検出信号Ｓ１
を出力するウェイト検出回路１と、マスタクロックＳＭ
Ｃを任意の時間遅延させる遅延回路群２と、ウェイト検
出回路１の検出信号Ｓ１に従って遅延回路群２の出力す
る遅延クロックφ０〜φ３の中から所定の１つをシステ
ムクロックＳＣＫとして選択するシステムクロック選択
回路３と、システムクロックＳＣＫを入力するプログラ
ムカウンタ４と、プログラムカウンタ４をシステムクロ
ックＳＣＫによってインクリメントするインクリメンタ
５から構成されている。
【００１０】図２に示すように外部からウェイト信号Ｓ
ＷＡが入力されると、ウェイト信号ＳＷＡがアクティブ
な期間ＴＷＡ中に、システムクロック選択回路３は入力
として”０”を選択してシステムクロック出力を停止さ
せる。そして、システムクロック選択回路３はウェイト
信号ＳＷＡが解除されるときｔｓに遅延クロックφ０〜
φ３のうちからそのタイミングに位相が一致しているク
ロックを選択してシステムクロックＳＣＫとして出力す
る。以後ここで選択された遅延クロックがシステムクロ
ックＳＣＫとなる。これは、ウェイト時間ＴＷにクロッ
クの周期τがｔｄだけ引き延ばされることに相当する。
従って、プログラムカウンタ４及び、インクリメンタ５
はウェイト時間ＴＷａ中も通常動作を全く変わらず動作
することになる。また遅延回路群２の動作を図２（ｂ）
を用いて説明すると遅延回路群２の１個の遅延回路Ｄで
遅延される遅延時間ｔｄをマスタクロックＳＭＣの周期
τの（１／４）とすると遅延回路Ｄは全部で３個あり、
遅延回路群２の出力する遅延クロックφ０〜φ３は（１
／４）τずつ遅れている。
ＷＡが入力されると、ウェイト信号ＳＷＡがアクティブ
な期間ＴＷＡ中に、システムクロック選択回路３は入力
として”０”を選択してシステムクロック出力を停止さ
せる。そして、システムクロック選択回路３はウェイト
信号ＳＷＡが解除されるときｔｓに遅延クロックφ０〜
φ３のうちからそのタイミングに位相が一致しているク
ロックを選択してシステムクロックＳＣＫとして出力す
る。以後ここで選択された遅延クロックがシステムクロ
ックＳＣＫとなる。これは、ウェイト時間ＴＷにクロッ
クの周期τがｔｄだけ引き延ばされることに相当する。
従って、プログラムカウンタ４及び、インクリメンタ５
はウェイト時間ＴＷａ中も通常動作を全く変わらず動作
することになる。また遅延回路群２の動作を図２（ｂ）
を用いて説明すると遅延回路群２の１個の遅延回路Ｄで
遅延される遅延時間ｔｄをマスタクロックＳＭＣの周期
τの（１／４）とすると遅延回路Ｄは全部で３個あり、
遅延回路群２の出力する遅延クロックφ０〜φ３は（１
／４）τずつ遅れている。
【００１１】ここで従来例との差異を示すための同じ例
を引用して説明する。また遅延回路群２は具体性を論じ
るために先に述べたマスククロックの１／４周期の遅延
回路で構成されているとする。ウェイト制御が必要な例
としてプロセッサのメモリに低速なメモリを接続する場
合の例を示す。ここで、プロセッサがメモリに要求する
アクセスタイムは５０ｎｓとする。また、プロセッサの
マスタクロックＳＭＣの周期τも５０ｎｓとする。メモ
リはアクセスタイム６０ｎｓのものを使うとすると、メ
モリアクセスに対して１０ｎｓのウェイトが必要とな
る。本例で仮定した実施例によると、（１／４）周期１
２．５ｎｓの整数倍のウェイトがかけられているので、
本例の場合１２．５ｎｓのウェイトをかけることが可能
となる。従って、ウェイト時間ＴＷａをかけることによ
って、メモリが実際に必要としている時間６０ｎｓに対
して６２．５ｎｓの時間が消費されることになるが、そ
れはウェイト時間ＴＷａ２．５ｎｓが多いに過ない。こ
れは図３の従来例がウェイト時間ＴＷ４０ｎｓを多く消
費されることに比べると３７．５ｎｓも改善されたこと
となる。
を引用して説明する。また遅延回路群２は具体性を論じ
るために先に述べたマスククロックの１／４周期の遅延
回路で構成されているとする。ウェイト制御が必要な例
としてプロセッサのメモリに低速なメモリを接続する場
合の例を示す。ここで、プロセッサがメモリに要求する
アクセスタイムは５０ｎｓとする。また、プロセッサの
マスタクロックＳＭＣの周期τも５０ｎｓとする。メモ
リはアクセスタイム６０ｎｓのものを使うとすると、メ
モリアクセスに対して１０ｎｓのウェイトが必要とな
る。本例で仮定した実施例によると、（１／４）周期１
２．５ｎｓの整数倍のウェイトがかけられているので、
本例の場合１２．５ｎｓのウェイトをかけることが可能
となる。従って、ウェイト時間ＴＷａをかけることによ
って、メモリが実際に必要としている時間６０ｎｓに対
して６２．５ｎｓの時間が消費されることになるが、そ
れはウェイト時間ＴＷａ２．５ｎｓが多いに過ない。こ
れは図３の従来例がウェイト時間ＴＷ４０ｎｓを多く消
費されることに比べると３７．５ｎｓも改善されたこと
となる。
【００１２】本実施例ではウェイト時間ＴＷａ中にシス
テムクロックＳＣＫが”０”に固定されると書いたが、
システムクロックＳＣＫの位相が反転していれば、ウェ
イト時にシステムクロックが”１”にしなければならな
いことは明白である。また、遅延回路Ｄは多くてもよ
い。
テムクロックＳＣＫが”０”に固定されると書いたが、
システムクロックＳＣＫの位相が反転していれば、ウェ
イト時にシステムクロックが”１”にしなければならな
いことは明白である。また、遅延回路Ｄは多くてもよ
い。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
ウェイト時間をシステムクロックの１クロックより短い
時間で細かく設定できるために、内部回路動作のウェイ
ト量と外部回路動作の最高速度を満たすウェイト時間の
差を少なくするという効果がある。
ウェイト時間をシステムクロックの１クロックより短い
時間で細かく設定できるために、内部回路動作のウェイ
ト量と外部回路動作の最高速度を満たすウェイト時間の
差を少なくするという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】（ａ），（ｂ）はそれぞれ図１のブロックの動
作を説明するための各信号のタイミングチャートであ
る。
作を説明するための各信号のタイミングチャートであ
る。
【図３】（ａ），（ｂ）はそれぞれ従来のマイクロ・プ
ロセッサのプログラムウェイト制御回路の一例を示すブ
ロック図およびその動作を説明するための各信号のタイ
ミングチャートである。
ロセッサのプログラムウェイト制御回路の一例を示すブ
ロック図およびその動作を説明するための各信号のタイ
ミングチャートである。
１ ウェイト検出回路 ２ 遅延回路群 ３ システムクロック選択回路 ４ プログラムカウンタ ５ インクリメンタ Ｓ１ 検出信号 ＳＣＫ システムクロック ＳＭＣ マスタクロック ＳＷＡ ウェイト信号 φ０〜φ３ 遅延クロック信号 ＴＷａ ウェイト時間 τ マスタクロックの周期 Ｄ 遅延回路
Claims (1)
- 【請求項１】 マスタクロックを複数の所定時間遅延さ
せた複数の遅延クロック信号を出力する遅延回路群と、
外部回路よりウェイト信号が入力されたことを検出する
ウェイト検出回路と、該ウェイト検出回路によって検出
されたウェイト時間に応じて前記複数の遅延クロック信
号の中から１つを選択してシステムクロックとするシス
テムクロック選択回路とを有することを特徴とするマイ
クロ・プロセッサのプログラムウェイト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260190A JPH05100844A (ja) | 1991-10-08 | 1991-10-08 | マイクロ・プロセツサのプログラムウエイト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260190A JPH05100844A (ja) | 1991-10-08 | 1991-10-08 | マイクロ・プロセツサのプログラムウエイト制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100844A true JPH05100844A (ja) | 1993-04-23 |
Family
ID=17344583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260190A Pending JPH05100844A (ja) | 1991-10-08 | 1991-10-08 | マイクロ・プロセツサのプログラムウエイト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100844A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008090542A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | エラー処理方法及び情報処理装置 |
| JP2010049500A (ja) * | 2008-08-21 | 2010-03-04 | Toshiba Corp | パイプライン演算プロセッサ、及びパイプライン演算プロセッサを備える制御システム |
| JP2019020931A (ja) * | 2017-07-13 | 2019-02-07 | ラピスセミコンダクタ株式会社 | 処理速度整合回路およびマイクロプロセッサ |
| KR102385912B1 (ko) * | 2021-08-06 | 2022-04-12 | 주식회사 복합재자동화기술 | 다양한 형태와 디자인 및 절곡 가능한 섬유복합재 지지대 |
-
1991
- 1991-10-08 JP JP3260190A patent/JPH05100844A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008090542A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | エラー処理方法及び情報処理装置 |
| JP2010049500A (ja) * | 2008-08-21 | 2010-03-04 | Toshiba Corp | パイプライン演算プロセッサ、及びパイプライン演算プロセッサを備える制御システム |
| JP2019020931A (ja) * | 2017-07-13 | 2019-02-07 | ラピスセミコンダクタ株式会社 | 処理速度整合回路およびマイクロプロセッサ |
| KR102385912B1 (ko) * | 2021-08-06 | 2022-04-12 | 주식회사 복합재자동화기술 | 다양한 형태와 디자인 및 절곡 가능한 섬유복합재 지지대 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000229 |