JP2001117811A - バス制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 アドレスセットアップ時間およびライトパル
ス幅を変更するために回路規模が増大してしまう。 【解決手段】 Ｄフリップフロップ２８の出力を第１の
タイミング信号とし、Ｄフリップフロップ２２の出力を
第２のタイミング信号とし、演算回路３０およびＮＯＴ
回路２９により、ウェイト選択信号の反転値に応じて、
第１のタイミング信号、および第１のタイミング信号と
第２のタイミング信号との論理積のいずれかの反転値を
バスコマンド信号として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はウェイト選択信号
の値に応じてアドレスセットアップ時間およびアクセス
パルス幅の異なるバスコマンド信号をアクセス要求信号
に基づいて生成するバス制御回路に関するものである。

【０００２】

【従来の技術】図３は一般的なマイクロプロセッサの構
成例を示すブロック図である。図３において、１は各種
演算をプログラムに従って実行するＣＰＵコア部１１、
メモリ２の動作速度に応じたウェイトに対応する値を記
憶するウェイト制御レジスタ１２、およびＣＰＵコア部
１１からのアクセス要求信号およびクロックに基づいて
そのウェイトに対応するリードコマンド信号またはライ
トコマンド信号をメモリ２に供給し、レディ信号をＣＰ
Ｕコア部１１に供給するバス制御回路（ＢＩＵ）１３を
有するマイクロプロセッサであり、２はマイクロプロセ
ッサ１のバス制御回路１３によりバス制御信号を供給さ
れ、ＣＰＵコア部１１にアクセスされるメモリである。

【０００３】図４は従来のバス制御回路のうちのライト
コマンド信号を生成する部分を示す回路図である。図に
おいて、２１はＣＰＵコア部１１からのアクセス要求信
号とＮＯＴ回路２６の出力との論理積を演算するＡＮＤ
回路であり、２２はＡＮＤ回路２１の出力をクロックの
１サイクルだけ遅延させるＤフリップフロップ（Ｄ・Ｆ
／Ｆ）であり、２３はＤ・Ｆ／Ｆ２２の出力とＮＯＴ回
路２６の出力との論理積を演算するＡＮＤ回路であり、
２４はＡＮＤ回路２３の出力をクロックの１サイクルだ
け遅延させるＤ・Ｆ／Ｆであり、２５はウェイト選択信
号の値に応じてＤ・Ｆ／Ｆ２２の出力およびＤ・Ｆ／Ｆ
２４の出力のいずれかを選択し、選択した信号をレディ
信号として出力する選択回路である。

【０００４】選択回路２５において、４１はウェイト選
択信号の論理値を反転するＮＯＴ回路であり、４２はＮ
ＯＴ回路４１の出力とＤ・Ｆ／Ｆ２２の出力との論理積
を演算するＡＮＤ回路であり、４３はウェイト選択信号
とＤ・Ｆ／Ｆ２４の出力との論理積を演算するＡＮＤ回
路であり、４４はＡＮＤ回路４２の出力とＡＮＤ回路４
３の出力との論理和を演算するＯＲ回路である。

【０００５】２６は選択回路２５からのレディ信号の論
理値を反転するＮＯＴ回路であり、２７はクロックの論
理値を反転するＮＯＴ回路であり、２８はＮＯＴ回路２
７の出力をクロックとしてＡＮＤ回路２１の出力をその
クロックの１サイクルだけ遅延させるＤ・Ｆ／Ｆであ
り、２９はＤ・Ｆ／Ｆ２８の出力の反転値を演算し、ラ
イトコマンド信号として出力するＮＯＴ回路である。

【０００６】次に動作について説明する。図５はウェイ
ト選択信号の値が０である場合のライト時における従来
のバス制御回路の動作について説明するタイミングチャ
ートであり、図６はウェイト選択信号の値が１である場
合のライト時における従来のバス制御回路の動作につい
て説明するタイミングチャートである。

【０００７】まずウェイト選択信号の値が０である場合
の動作について説明する。ウェイト選択信号の値が０で
ある場合、選択回路２５において、ＡＮＤ回路４３に論
理値０が供給され、ＮＯＴ回路４１により論理値１がＡ
ＮＤ回路４２に供給される。従ってＡＮＤ回路４３の出
力は０になり、ＡＮＤ回路４２の出力はＤ・Ｆ／Ｆ２２
の出力と同一になる。そして、それらの出力がＯＲ回路
４４に供給され、ＯＲ回路４４の出力は、ＡＮＤ回路４
２の出力、すなわちＤ・Ｆ／Ｆ２２の出力と同一にな
る。すなわちウェイト選択信号の値が０である場合、選
択回路２５はＤ・Ｆ／Ｆ２２の出力を選択し、その信号
をレディ信号として出力する。

【０００８】この状態で図５に示すように時刻Ｔ１にお
いてアクセス要求信号の値が論理値１になると、レディ
信号の反転値が１であるのでＡＮＤ回路２１の出力は論
理値１になる。そのＡＮＤ回路２１の出力はＤ・Ｆ／Ｆ
２２，２８に供給され、ＮＯＴ回路２７の出力の立ち上
がり時すなわちクロックの立ち下がり時である時刻Ｔ２
でＤ・Ｆ／Ｆ２８の保持値が論理値１に更新される。さ
らに時刻Ｔ３においてＤ・Ｆ／Ｆ２８の出力が論理値１
になると、ＮＯＴ回路２９によりライトコマンド信号が
論理値０になる。

【０００９】そしてクロックの立ち上がり時である時刻
Ｔ４において、Ｄ・Ｆ／Ｆ２２の保持値が論理値１に更
新される。さらにＤ・Ｆ／Ｆ２２の出力が論理値１にな
り、レディ信号が論理値１になる。従ってＮＯＴ回路２
６によりＡＮＤ回路２１には論理値０が供給され、ＡＮ
Ｄ回路２１の出力が論理値０になる。そのＡＮＤ回路２
１の出力はＤ・Ｆ／Ｆ２２，２８に供給され、ＮＯＴ回
路２７の出力の立ち上がり時すなわちクロックの立ち下
がり時である時刻Ｔ５にＤ・Ｆ／Ｆ２８の保持値が論理
値０に更新される。さらにＤ・Ｆ／Ｆ２８の出力が論理
値０になると、ＮＯＴ回路２９によりライトコマンド信
号が論理値１になる。またレディ信号が論理値１になる
と、ＣＰＵコア部１１はクロックの次の立ち上がり時に
おいてアクセス要求信号を論理値０にしてバスアクセス
サイクルを完了する。

【００１０】このようにウェイト選択信号の値が０であ
る場合、アドレスセットアップ時間（アドレスが有効に
なってからライトコマンド信号が変化するまでの期間、
すなわちＴ２−Ｔ１）が約０．５サイクルになり、ライ
トパルス幅（ライトコマンド信号の論理値が０である期
間、すなわちＴ５−Ｔ３）が約１サイクルになる。

【００１１】次にウェイト選択信号の値が１である場合
の動作について説明する。ウェイト選択信号の値が１で
ある場合、選択回路２５において、ＡＮＤ回路４３に論
理値１が供給され、ＮＯＴ回路４１により論理値０がＡ
ＮＤ回路４２に供給される。従ってＡＮＤ回路４２の出
力は０になり、ＡＮＤ回路４３の出力はＤ・Ｆ／Ｆ２４
の出力と同一になる。そして、それらの出力がＯＲ回路
４４に供給され、ＯＲ回路４４の出力は、ＡＮＤ回路４
３の出力、すなわちＤ・Ｆ／Ｆ２４の出力と同一にな
る。すなわちウェイト選択信号の値が１である場合、選
択回路２５はＤ・Ｆ／Ｆ２４の出力を選択し、その信号
をレディ信号として出力する。

【００１２】この状態で図６に示すように時刻Ｔ１にお
いてアクセス要求信号の値が論理値１になると、レディ
信号の反転値が１であるのでＡＮＤ回路２１の出力は論
理値１になる。そのＡＮＤ回路２１の出力はＤ・Ｆ／Ｆ
２２，２８に供給され、ＮＯＴ回路２７の出力の立ち上
がり時すなわちクロックの立ち下がり時である時刻Ｔ２
でＤ・Ｆ／Ｆ２８の保持値が論理値１に更新される。さ
らに時刻Ｔ３においてＤ・Ｆ／Ｆ２８の出力が論理値１
になると、ＮＯＴ回路２９によりライトコマンド信号が
論理値０になる。

【００１３】そしてクロックの立ち上がり時である時刻
Ｔ４においてＤ・Ｆ／Ｆ２２の保持値が論理値１に更新
され、Ｄ・Ｆ／Ｆ２２の出力が論理値１になる。さらに
クロックの次の立ち上がり時である時刻Ｔ５においてＤ
・Ｆ／Ｆ２４の保持値が論理値１に更新され、Ｄ・Ｆ／
Ｆ２４の出力が論理値１になり、レディ信号が論理値１
になる。従ってＮＯＴ回路２６によりＡＮＤ回路２１に
は論理値０が供給され、ＡＮＤ回路２１の出力が論理値
０になる。そのＡＮＤ回路２１の出力はＤ・Ｆ／Ｆ２
２，２８に供給され、ＮＯＴ回路２７の出力の立ち上が
り時すなわちクロックの立ち下がり時である時刻Ｔ６に
Ｄ・Ｆ／Ｆ２８の保持値が論理値０に更新される。さら
にＤ・Ｆ／Ｆ２８の出力が論理値０になると、ＮＯＴ回
路２９によりライトコマンド信号が論理値１になる。ま
たレディ信号が論理値１になると、ＣＰＵコア部１１は
クロックの次の立ち上がり時においてアクセス要求信号
を論理値０にしてバスアクセスサイクルを完了する。

【００１４】このようにウェイト選択信号の値が１であ
る場合、アドレスセットアップ時間（＝Ｔ２−Ｔ１）が
約０．５サイクルになり、ライトパルス幅（＝Ｔ６−Ｔ
３）が約２．０サイクルになる。

【００１５】以上のようにして、ウェイト選択信号の値
に応じてライトパルス幅が変更される。また上記の回路
はバスコマンド信号のうちのライトコマンド信号を生成
しているが、リードコマンド信号を生成する同様の回路
が従来のバス制御回路に設けられる。

【００１６】しかしながら、上記従来のバス制御回路で
は、ウェイト選択信号の値に応じてライトパルス幅を変
更することができるものの、アドレスセットアップ時間
を変更することが困難である。近年のマイクロプロセッ
サの動作周波数の向上に伴い、メモリの動作速度によっ
ては、メモリアクセス時にアドレスセットアップ時間が
短くなりすぎメモリが正常に動作しなくなる可能性があ
るという問題があった。

【００１７】このような問題を解決する従来のバス制御
回路が例えば特開平１−２５８１５１号公報に記載され
ている。図７は例えば特開平１−２５８１５１号公報に
記載された他の従来のバス制御回路を示す回路図であ
る。

【００１８】図７において、１０１は所定のアドレスセ
ットアップ時間およびライトパルス幅である第１の信号
を生成する第１の信号生成回路であり、１０２は第１の
信号とはアドレスセットアップ時間およびライトパルス
幅のそれぞれ異なる第２の信号を生成する第２の信号生
成回路であり、１０３はウェイト選択信号の値に応じて
第１の信号および第２の信号のいずれかをライトコマン
ド信号として出力する選択回路である。なお、選択回路
１０３の構成は特開平１−２５８１５１号公報には記載
されていないが、一般に選択回路１０３は図４の選択回
路２５と同様にＮＯＴ回路１１１、ＡＮＤ回路１１２，
１１３およびＯＲ回路１１４により構成される。

【００１９】次に動作について説明する。第１の信号生
成回路１０１は、アクセス要求信号やクロックに基づい
て所定のアドレスセットアップ時間およびライトパルス
幅である第１の信号を生成し、選択回路１０３に供給す
る。一方、第２の信号生成回路１０２は第１の信号とは
アドレスセットアップ時間およびライトパルス幅のそれ
ぞれ異なる第２の信号を生成し、選択回路１０３に供給
する。そして選択回路１０３はウェイト選択信号の値に
応じて第１の信号および第２の信号のいずれかをライト
コマンド信号として出力する。

【００２０】以上のようにすることにより、ウェイト選
択信号の値に応じてアドレスセットアップ時間およびラ
イトパルス幅を同時に変更させることができる。

【００２１】上記の他、アドレスセットアップ時間およ
びライトパルス幅を３種以上のいずれかに設定すること
ができる回路が例えば特開平８−１３７７４４号公報に
記載されているが、上記従来のバス制御回路のようにア
ドレスセットアップ時間およびライトパルス幅を２種の
いずれかに設定する場合には、回路規模が大きいため望
ましくない。

【００２２】また、メモリなどの外部装置にアクセスす
る際のセットアップ時間を制御するものとして例えば特
開昭６３−４７８５４号公報、特開平８−１６４５１号
公報、特開平１０−１８７６０４号公報および特開平１
０−２２８４１５号公報に記載のものがある。

【００２３】

【発明が解決しようとする課題】従来のバス制御回路は
以上のように構成されているので、アドレスセットアッ
プ時間およびライトパルス幅を変更するために、少なく
とも１つのＮＯＴ回路、２つのＡＮＤ回路および１つの
ＯＲ回路を有する選択回路を使用しなければならず、バ
ス制御回路の回路規模を縮小することが困難であるなど
の課題があった。

【００２４】この発明は上記のような課題を解決するた
めになされたもので、アクセス要求信号およびウェイト
選択信号に基づいて第１のタイミング信号を生成し、第
１のタイミング信号から所定の時間だけ遅延した第２の
タイミング信号を生成し、ウェイト選択信号の値に応じ
て、第１のタイミング信号、および第１のタイミング信
号と第２のタイミング信号との論理積のいずれかに基づ
くバスコマンド信号を出力するようにして、回路規模の
小さいバス制御回路を得ることを目的とする。

【００２５】

【課題を解決するための手段】この発明に係るバス制御
回路は、アクセス要求信号およびウェイト選択信号に基
づいて第１のタイミング信号を生成する第１のタイミン
グ信号生成手段と、第１のタイミング信号から所定の時
間だけ遅延した第２のタイミング信号を生成する第２の
タイミング信号生成手段と、ウェイト選択信号の値に応
じて、第１のタイミング信号、および第１のタイミング
信号と第２のタイミング信号との論理積のいずれかに基
づくバスコマンド信号を出力する選択手段とを備えるも
のである。

【００２６】この発明に係るバス制御回路は、第１のタ
イミング信号生成手段に、アクセス要求信号と第３のタ
イミング信号との論理積を演算する第１の論理積回路
と、第１の論理積回路の出力を所定の時間だけ遅延させ
る第１の遅延回路と、第１の遅延回路の出力と第３のタ
イミング信号との論理積を演算する第２の論理積回路
と、第２の論理積回路の出力を所定の時間だけ遅延させ
る第２の遅延回路と、ウェイト選択信号の値に応じて第
１の遅延回路の出力および第２の遅延回路の出力のいず
れかを選択する信号選択回路と、信号選択回路により選
択された出力を反転し、第３のタイミング信号を生成す
る反転回路と、第１の論理積回路の出力を所定の時間だ
け遅延させ、第１のタイミング信号を生成する第３の遅
延回路とを有し、第２のタイミング信号生成手段が第１
の遅延回路の出力を第２のタイミング信号とするもので
ある。

【００２７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるバ
ス制御回路のうちのライトコマンド信号を生成する部分
の構成を示す回路図である。なお、この実施の形態１に
よるバス制御回路は、図３に示すバス制御回路１３とし
て使用可能なものである。

【００２８】図において、２１はＣＰＵコア部１１から
のアクセス要求信号とＮＯＴ回路２６の出力（第３のタ
イミング信号）との論理積を演算するＡＮＤ回路であり
（第１のタイミング信号生成手段、第１の論理積回
路）、２２はＡＮＤ回路２１の出力をクロックの１サイ
クルだけ遅延させるＤフリップフロップ（Ｄ・Ｆ／Ｆ）
（第１のタイミング信号生成手段、第１の遅延回路、第
２のタイミング信号生成手段）であり、２３はＤ・Ｆ／
Ｆ２２の出力とＮＯＴ回路２６の出力との論理積を演算
するＡＮＤ回路（第１のタイミング信号生成手段、第２
の論理積回路）であり、２４はＡＮＤ回路２３の出力を
クロックの１サイクルだけ遅延させるＤ・Ｆ／Ｆ（第１
のタイミング信号生成手段、第２の遅延回路）であり、
２５はウェイト選択信号の値に応じてＤ・Ｆ／Ｆ２２の
出力およびＤ・Ｆ／Ｆ２４の出力のいずれかを選択し、
選択した信号をレディ信号として出力する選択回路（第
１のタイミング信号生成手段、信号選択回路）である。

【００２９】選択回路２５において、４１はウェイト選
択信号の論理値を反転するＮＯＴ回路であり、４２はＮ
ＯＴ回路４１の出力とＤ・Ｆ／Ｆ２２の出力との論理積
を演算するＡＮＤ回路であり、４３はウェイト選択信号
とＤ・Ｆ／Ｆ２４の出力との論理積を演算するＡＮＤ回
路であり、４４はＡＮＤ回路４２の出力とＡＮＤ回路４
３の出力との論理和を演算するＯＲ回路である。

【００３０】２６は選択回路２５からのレディ信号の論
理値を反転するＮＯＴ回路（反転回路）であり、２７は
クロックの論理値を反転するＮＯＴ回路であり、２８は
ＮＯＴ回路２７の出力をクロックとしてＡＮＤ回路２１
の出力をそのクロックの１サイクルだけ遅延させるＤ・
Ｆ／Ｆ（第１のタイミング信号生成手段、第３の遅延回
路）である。

【００３１】３０はウェイト選択信号を反転した信号を
ＮＯＴ回路４１より供給され、その信号の値に応じてＤ
・Ｆ／Ｆ２８の出力（第１のタイミング信号）、および
Ｄ・Ｆ／Ｆ２８の出力とＤ・Ｆ／Ｆ２２（第２のタイミ
ング信号）の出力との論理積のいずれかを出力する演算
回路（選択手段）である。演算回路３０において、３１
はＮＯＴ回路４１の出力とＤ・Ｆ／Ｆ２２の出力との論
理和を演算するＯＲ回路であり、３２はＯＲ回路３１の
出力とＤ・Ｆ／Ｆ２８との論理積を演算するＡＮＤ回路
である。また、２９は演算回路３０の出力の反転値を演
算するＮＯＴ回路である。

【００３２】次に動作について説明する。図２は、ウェ
イト選択信号の値が１である場合のライト時における実
施の形態１によるバス制御回路の動作を説明するタイミ
ングチャートである。

【００３３】まずウェイト選択信号の値が０である場合
の動作について説明する。ウェイト選択信号の値が０で
ある場合、選択回路２５において、ＡＮＤ回路４３に論
理値０が供給され、ＮＯＴ回路４１により論理値１がＡ
ＮＤ回路４２に供給される。従ってＡＮＤ回路４３の出
力は０になり、ＡＮＤ回路４２の出力はＤ・Ｆ／Ｆ２２
の出力と同一になる。そして、それらの出力がＯＲ回路
４４に供給され、ＯＲ回路４４の出力は、ＡＮＤ回路４
２の出力、すなわちＤ・Ｆ／Ｆ２２の出力と同一にな
る。すなわちウェイト選択信号の値が０である場合、選
択回路２５はＤ・Ｆ／Ｆ２２の出力を選択し、その信号
をレディ信号として出力する。

【００３４】また、ウェイト選択信号の値が０である場
合、演算回路３０において、ＯＲ回路３１に論理値１が
ＮＯＴ回路４１により供給され、ＯＲ回路３１の出力は
論理値１になり、その論理値１がＡＮＤ回路３２に供給
される。従ってＡＮＤ回路３２の出力はＤ・Ｆ／Ｆ２８
の出力と同一になる。

【００３５】つまりウェイト選択信号の値が０である場
合、このバス制御回路による処理は図４のバス制御回路
による処理と同一になり、その時のタイミングチャート
は図５に示すものと同一になる。

【００３６】すなわち、その状態で時刻Ｔ１においてア
クセス要求信号の値が論理値１になると、レディ信号の
反転値が１であるのでＡＮＤ回路２１の出力は論理値１
になる。そのＡＮＤ回路２１の出力はＤ・Ｆ／Ｆ２２，
２８に供給され、ＮＯＴ回路２７の出力の立ち上がり時
すなわちクロックの立ち下がり時である時刻Ｔ２でＤ・
Ｆ／Ｆ２８の保持値が論理値１に更新される。さらに時
刻Ｔ３においてＤ・Ｆ／Ｆ２８の出力が論理値１になる
と、ＮＯＴ回路２９によりバスコマンド信号のうちのラ
イトコマンド信号が論理値０になる。

【００３７】そしてクロックの立ち上がり時である時刻
Ｔ４において、Ｄ・Ｆ／Ｆ２２の保持値が論理値１に更
新される。さらにＤ・Ｆ／Ｆ２２の出力が論理値１にな
り、レディ信号が論理値１になる。従ってＮＯＴ回路２
６の出力は論理値０になりＡＮＤ回路２１には論理値０
が供給され、ＡＮＤ回路２１の出力が論理値０になる。
そのＡＮＤ回路２１の出力はＤ・Ｆ／Ｆ２２，２８に供
給され、ＮＯＴ回路２７の出力の立ち上がり時すなわち
クロックの立ち下がり時である時刻Ｔ５にＤ・Ｆ／Ｆ２
８の保持値が論理値０に更新される。さらにＤ・Ｆ／Ｆ
２８の出力が論理値０になると、ＮＯＴ回路２９により
ライトコマンド信号が論理値１になる。またレディ信号
が論理値１になると、ＣＰＵコア部１１はクロックの次
の立ち上がり時においてアクセス要求信号を論理値０に
してバスアクセスサイクルを完了する。

【００３８】このようにウェイト選択信号の値が０であ
る場合、アドレスセットアップ時間（＝Ｔ２−Ｔ１）が
約０．５サイクルになり、ライトパルス幅（＝Ｔ５−Ｔ
３、アクセスパルス幅）が約１サイクルになる。

【００３９】次にウェイト選択信号の値が１である場合
の動作について説明する。ウェイト選択信号の値が１で
ある場合、選択回路２５において、ＡＮＤ回路４３に論
理値１が供給され、ＮＯＴ回路４１により論理値０がＡ
ＮＤ回路４２に供給される。従ってＡＮＤ回路４２の出
力は０になり、ＡＮＤ回路４３の出力はＤ・Ｆ／Ｆ２４
の出力と同一になる。そして、それらの出力がＯＲ回路
４４に供給され、ＯＲ回路４４の出力は、ＡＮＤ回路４
３の出力、すなわちＤ・Ｆ／Ｆ２４の出力と同一にな
る。すなわちウェイト選択信号の値が１である場合、選
択回路２５はＤ・Ｆ／Ｆ２４の出力を選択し、その信号
をレディ信号として出力する。

【００４０】また、ウェイト選択信号の値が１である場
合、演算回路３０において、ＯＲ回路３１に論理値０が
ＮＯＴ回路４１により供給され、ＯＲ回路３１の出力は
Ｄ・Ｆ／Ｆ２２の出力と同一になる。従ってＡＮＤ回路
３２の出力はＤ・Ｆ／Ｆ２２の出力とＤ・Ｆ／Ｆ２８の
出力との論理積になる。

【００４１】この状態で図２に示すように時刻Ｔ１にお
いてアクセス要求信号の値が論理値１になると、レディ
信号の反転値が１であるのでＡＮＤ回路２１の出力は論
理値１になる。そのＡＮＤ回路２１の出力はＤ・Ｆ／Ｆ
２２，２８に供給され、ＮＯＴ回路２７の出力の立ち上
がり時すなわちクロックの立ち下がり時である時刻Ｔ１
１にＤ・Ｆ／Ｆ２８の保持値が論理値１に更新され、Ｄ
・Ｆ／Ｆ２８の出力が１になる。このときＤ・Ｆ／Ｆ２
２の出力は論理値０であるので、演算回路３０の出力は
論理値０になり、ライトコマンド信号はＮＯＴ回路２９
により論理値１になる。

【００４２】次にクロックの立ち上がり時である時刻Ｔ
２においてＤ・Ｆ／Ｆ２２の保持値が論理値１に更新さ
れ、さらに時刻Ｔ３においてＤ・Ｆ／Ｆ２２の出力が論
理値１になる。このときＤ・Ｆ／Ｆ２８の出力は論理値
１であるので、演算回路３０の出力は論理値１になり、
ＮＯＴ回路２９によりライトコマンド信号が論理値０に
なる。

【００４３】さらにクロックの次の立ち上がり時である
時刻Ｔ４においてＤ・Ｆ／Ｆ２４の保持値が論理値１に
更新され、Ｄ・Ｆ／Ｆ２４の出力が論理値１になり、レ
ディ信号が論理値１になる。従ってＮＯＴ回路２６によ
りＡＮＤ回路２１には論理値０が供給され、ＡＮＤ回路
２１の出力が論理値０になる。そのＡＮＤ回路２１の出
力はＤ・Ｆ／Ｆ２２，２８に供給され、ＮＯＴ回路２７
の出力の立ち上がり時すなわちクロックの立ち下がり時
である時刻Ｔ５にＤ・Ｆ／Ｆ２８の保持値が論理値０に
更新される。さらにＤ・Ｆ／Ｆ２８の出力が論理値０に
なると、演算回路３０の出力が論理値０になり、ＮＯＴ
回路２９によりライトコマンド信号が論理値１になる。
またレディ信号が論理値１になると、ＣＰＵコア部１１
はクロックの次の立ち上がり時においてアクセス要求信
号を論理値０にしてバスアクセスサイクルを完了する。

【００４４】このようにウェイト選択信号の値が１であ
る場合、アドレスセットアップ時間（＝Ｔ２−Ｔ１）が
約１サイクルになり、ライトパルス幅（＝Ｔ５−Ｔ３）
が約１．５サイクルになる。

【００４５】なお、上記実施の形態１においては、バス
コマンド信号のうちのライトコマンド信号を生成する部
分について説明したが、このバス制御回路はバスコマン
ド信号のうちのリードコマンド信号を生成する部分も同
様に有する。

【００４６】以上のように、この実施の形態１によれ
ば、アクセス要求信号およびウェイト選択信号に基づい
て第１のタイミング信号を生成し、第１のタイミング信
号から所定の時間だけ遅延した第２のタイミング信号を
生成し、ウェイト選択信号の値に応じて、第１のタイミ
ング信号、および第１のタイミング信号と第２のタイミ
ング信号との論理積のいずれかに基づくバスコマンド信
号を出力するようにしたので、回路規模の増大を抑制す
ることができるという効果が得られる。すなわち図１の
回路に２つの論理回路（ＯＲ回路３１およびＡＮＤ回路
３２）を追加するだけで上記機能を実現することができ
る。

【００４７】なお、図２に示すマイクロプロセッサ１は
リードコマンド信号およびライトコマンド信号という２
つのタイミング信号に基づいてメモリアクセスを実行す
るようになされているが、例えばモトローラ社製のマイ
クロプロセッサ６８０００のようにリードかライトかを
示す状態信号と所定の１つのタイミング信号に基づいて
メモリアクセスを実行する場合には、その所定の１つの
タイミング信号の生成に上記実施の形態１を適用するこ
とができる。

【００４８】

【発明の効果】以上のように、この発明によれば、アク
セス要求信号およびウェイト選択信号に基づいて第１の
タイミング信号を生成する第１のタイミング信号生成手
段と、第１のタイミング信号から所定の時間だけ遅延し
た第２のタイミング信号を生成する第２のタイミング信
号生成手段と、ウェイト選択信号の値に応じて、第１の
タイミング信号、および第１のタイミング信号と第２の
タイミング信号との論理積のいずれかに基づくバスコマ
ンド信号を出力する選択手段とを備えるようにしたの
で、回路規模の増大を抑制することができるという効果
がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるバス制御回路
のうちのライトコマンド信号を生成する部分の構成を示
す回路図である。

【図２】 ウェイト選択信号の値が１である場合のライ
ト時における実施の形態１によるバス制御回路の動作を
説明するタイミングチャートである。

【図３】 一般的なマイクロプロセッサの構成例を示す
ブロック図である。

【図４】 従来のバス制御回路のうちのライトコマンド
信号を生成する部分を示す回路図である。

【図５】 ウェイト選択信号の値が０である場合のライ
ト時における従来のバス制御回路の動作について説明す
るタイミングチャートである。

【図６】 ウェイト選択信号の値が１である場合のライ
ト時における従来のバス制御回路の動作について説明す
るタイミングチャートである。

【図７】 他の従来のバス制御回路を示す回路図であ
る。

【符号の説明】

２１ ＡＮＤ回路（第１のタイミング信号生成手段、第
１の論理積回路）、２２ Ｄフリップフロップ（第１の
タイミング信号生成手段、第１の遅延回路、第２のタイ
ミング信号生成手段）、２３ ＡＮＤ回路（第１のタイ
ミング信号生成手段、第２の論理積回路）、２４ Ｄフ
リップフロップ（第１のタイミング信号生成手段、第２
の遅延回路）、２５ 選択回路（第１のタイミング信号
生成手段、信号選択回路）、２６ ＮＯＴ回路（第１の
タイミング信号生成手段、反転回路）、２８ Ｄフリッ
プフロップ（第１のタイミング信号生成手段、第３の遅
延回路）、３０ 演算回路（選択手段）。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ウェイト選択信号の値に応じてアドレス
   セットアップ時間およびアクセスパルス幅の異なるバス
   コマンド信号をアクセス要求信号に基づいて生成するバ
   ス制御回路において、 前記アクセス要求信号および前記ウェイト選択信号に基
   づいて第１のタイミング信号を生成する第１のタイミン
   グ信号生成手段と、 前記第１のタイミング信号から所定の時間だけ遅延した
   第２のタイミング信号を生成する第２のタイミング信号
   生成手段と、 前記ウェイト選択信号の値に応じて、前記第１のタイミ
   ング信号、および前記第１のタイミング信号と前記第２
   のタイミング信号との論理積のいずれかに基づくバスコ
   マンド信号を出力する選択手段とを備えることを特徴と
   するバス制御回路。
2. 【請求項２】 第１のタイミング信号生成手段は、アク
   セス要求信号と第３のタイミング信号との論理積を演算
   する第１の論理積回路と、前記第１の論理積回路の出力
   を所定の時間だけ遅延させる第１の遅延回路と、前記第
   １の遅延回路の出力と前記第３のタイミング信号との論
   理積を演算する第２の論理積回路と、前記第２の論理積
   回路の出力を所定の時間だけ遅延させる第２の遅延回路
   と、ウェイト選択信号の値に応じて前記第１の遅延回路
   の出力および前記第２の遅延回路の出力のいずれかを選
   択する信号選択回路と、前記信号選択回路により選択さ
   れた出力を反転し、前記第３のタイミング信号を生成す
   る反転回路と、前記第１の論理積回路の出力を所定の時
   間だけ遅延させ、第１のタイミング信号を生成する第３
   の遅延回路とを有し、 第２のタイミング信号生成手段は、前記第１の遅延回路
   の出力を第２のタイミング信号とすることを特徴とする
   請求項１記載のバス制御回路。