JP3450667B2 - データプロセッサ - Google Patents
データプロセッサInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、与えられた外部ク
ロック信号より高い周波数を有する内部クロック信号に
同期してデータを処理し、かつ外部クロック信号に同期
して外部デバイスとの間のデータ転送を実行するデータ
プロセッサに関するものである。
ロック信号より高い周波数を有する内部クロック信号に
同期してデータを処理し、かつ外部クロック信号に同期
して外部デバイスとの間のデータ転送を実行するデータ
プロセッサに関するものである。
【０００２】
【従来の技術】高速のＣＰＵ（central processing uni
t：中央処理装置）を備えたデータプロセッサに、メモ
リ、コプロセッサ等の低速の外部デバイスを接続する場
合、与えられた外部クロック信号から該外部クロック信
号の整数倍の周波数を有する内部クロック信号を生成す
るためのクロック生成回路がデータプロセッサの内部に
設けられる。ＣＰＵは、内部クロック信号に同期してデ
ータ処理を実行し、かつ該内部クロック信号に同期して
データ転送要求を発行する。ところが、ＣＰＵと外部デ
バイスとの間のデータ転送は、外部クロック信号に同期
して行われなければならない。
t：中央処理装置）を備えたデータプロセッサに、メモ
リ、コプロセッサ等の低速の外部デバイスを接続する場
合、与えられた外部クロック信号から該外部クロック信
号の整数倍の周波数を有する内部クロック信号を生成す
るためのクロック生成回路がデータプロセッサの内部に
設けられる。ＣＰＵは、内部クロック信号に同期してデ
ータ処理を実行し、かつ該内部クロック信号に同期して
データ転送要求を発行する。ところが、ＣＰＵと外部デ
バイスとの間のデータ転送は、外部クロック信号に同期
して行われなければならない。
【０００３】外部デバイスは、デバイス毎に固有のセッ
トアップタイムを有する。例えば、外部デバイスに与え
られるアドレス信号が確定した後に該外部デバイスのセ
ットアップタイム以上の時間が経過してはじめて、デー
タ転送を実際に開始することができる。
トアップタイムを有する。例えば、外部デバイスに与え
られるアドレス信号が確定した後に該外部デバイスのセ
ットアップタイム以上の時間が経過してはじめて、デー
タ転送を実際に開始することができる。
【０００４】
【発明が解決しようとする課題】従来は、様々な外部デ
バイスのセットアップタイムを保証し、かつ該外部デバ
イスとの間の外部クロック信号に同期したデータ転送を
実現できるような高速データプロセッサがなかった。
バイスのセットアップタイムを保証し、かつ該外部デバ
イスとの間の外部クロック信号に同期したデータ転送を
実現できるような高速データプロセッサがなかった。
【０００５】本発明の目的は、与えられた外部クロック
信号より高い周波数を有する内部クロック信号に同期し
てデータを処理し、かつ外部クロック信号に同期して外
部デバイスとの間のデータ転送を実行するデータプロセ
ッサにおいて、外部デバイスのセットアップタイムの変
更に柔軟に対応できるようにすることにある。
信号より高い周波数を有する内部クロック信号に同期し
てデータを処理し、かつ外部クロック信号に同期して外
部デバイスとの間のデータ転送を実行するデータプロセ
ッサにおいて、外部デバイスのセットアップタイムの変
更に柔軟に対応できるようにすることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデータプロセッサは、外部クロック信号の
１サイクルの期間を内部クロック信号の１サイクルの期
間で区切ってなる複数個のサブ期間のうちの任意のサブ
期間をスタート信号で指定できるようにしたものであ
る。
め、本発明のデータプロセッサは、外部クロック信号の
１サイクルの期間を内部クロック信号の１サイクルの期
間で区切ってなる複数個のサブ期間のうちの任意のサブ
期間をスタート信号で指定できるようにしたものであ
る。
【０００７】具体的に説明すると、本発明のデータプロ
セッサは、内部クロック信号によりアドレス信号を確定
してからあるセットアップタイムが経過した後に与えら
れた外部クロック信号に同期して、前記あるセットアッ
プタイムを有する外部デバイスとの間のデータ転送を実
行するデータプロセッサであって、外部クロック信号か
ら該外部クロック信号の整数倍の周波数を有する内部ク
ロック信号を生成するためのクロック生成回路と、内部
クロック信号に同期してデータを処理するための処理手
段と、該処理手段と外部デバイスとの間のデータ転送を
制御するためのバスインターフェースと、外部クロック
信号の１サイクルの期間を分割してなりかつ各々内部ク
ロック信号の１サイクルの期間と同じ長さを有する複数
個のサブ期間のうち外部デバイスのセットアップタイム
に応じた位置のサブ期間を指定するスタート信号を生成
するためのスタート信号生成回路と、処理手段から内部
クロック信号に同期して発行された転送要求信号を受け
取った後にスタート信号を受け取ったときには転送ステ
ートへ移行するようにデータプロセッサの内部ステート
を制御するためのステート制御回路とを備えた構成を採
用したものである。しかも、バスインターフェースは、
処理手段から転送要求信号に伴って発行されたアドレス
信号を内部クロック信号に同期して外部デバイスへ供給
し、かつ転送ステートにおいて外部クロック信号に同期
して処理手段と外部デバイスとの間のデータ転送が開始
されるまで外部デバイスへのアドレス信号を保持するよ
うにしたものである。
セッサは、内部クロック信号によりアドレス信号を確定
してからあるセットアップタイムが経過した後に与えら
れた外部クロック信号に同期して、前記あるセットアッ
プタイムを有する外部デバイスとの間のデータ転送を実
行するデータプロセッサであって、外部クロック信号か
ら該外部クロック信号の整数倍の周波数を有する内部ク
ロック信号を生成するためのクロック生成回路と、内部
クロック信号に同期してデータを処理するための処理手
段と、該処理手段と外部デバイスとの間のデータ転送を
制御するためのバスインターフェースと、外部クロック
信号の１サイクルの期間を分割してなりかつ各々内部ク
ロック信号の１サイクルの期間と同じ長さを有する複数
個のサブ期間のうち外部デバイスのセットアップタイム
に応じた位置のサブ期間を指定するスタート信号を生成
するためのスタート信号生成回路と、処理手段から内部
クロック信号に同期して発行された転送要求信号を受け
取った後にスタート信号を受け取ったときには転送ステ
ートへ移行するようにデータプロセッサの内部ステート
を制御するためのステート制御回路とを備えた構成を採
用したものである。しかも、バスインターフェースは、
処理手段から転送要求信号に伴って発行されたアドレス
信号を内部クロック信号に同期して外部デバイスへ供給
し、かつ転送ステートにおいて外部クロック信号に同期
して処理手段と外部デバイスとの間のデータ転送が開始
されるまで外部デバイスへのアドレス信号を保持するよ
うにしたものである。
【０００８】この構成によれば、データの転送開始時点
を外部デバイスのセットアップタイムに応じて変えるこ
とができるので、様々な外部デバイスのセットアップタ
イムを保証し、かつ外部クロック信号に同期したデータ
転送を実現できる。
を外部デバイスのセットアップタイムに応じて変えるこ
とができるので、様々な外部デバイスのセットアップタ
イムを保証し、かつ外部クロック信号に同期したデータ
転送を実現できる。
【０００９】
【発明の実施の形態】図１は、本発明に係るデータプロ
セッサの構成例を示している。図１のデータプロセッサ
１は、あるセットアップタイムを有する外部デバイス２
との間のデータ転送を外部クロック信号ＥＣＬＫに同期
して実行するものである。データプロセッサ１は、外部
クロック信号ＥＣＬＫの４倍の周波数を有する内部クロ
ック信号ＩＣＬＫを生成するように公知のＰＬＬ（phas
e-locked loop）で構成されたクロック生成回路１１
と、内蔵ＲＯＭ（read only momory）から順次供給され
た命令ＩＮＳＴＲに従ってかつ内部クロック信号ＩＣＬ
Ｋに同期してデータを処理するためのＣＰＵ（処理手
段）１２と、該ＣＰＵ１２から転送要求信号ＲＥＱを受
け取ったときにＣＰＵ１２と外部デバイス２との間の外
部クロック信号ＥＣＬＫに同期したデータ転送を制御す
るためのデータ転送コントローラ１３とを備えている。
データ転送コントローラ１３は、バスインターフェース
２０と、スタート信号生成回路３０と、ステート制御回
路４０とを備えている。１４、１５及び１６は、それぞ
れＣＰＵ１２とバスインターフェース２０との間に設け
られたアドレスバス、データバス及びコントロールバス
である。１７、１８及び１９は、それぞれバスインター
フェース２０と外部デバイス２との間に設けられたアド
レスバス、データバス及びコントロールバスである。外
部デバイス２がメモリである場合にはデータが、外部デ
バイス２がコプロセッサである場合には命令（及びデー
タ）がそれぞれデータバス１５，１８の上に乗る。バス
インターフェース２０は、ＣＰＵ１２と外部デバイス２
との間のデータ転送が外部クロック信号ＥＣＬＫの立ち
上がりエッジに同期して実際に開始するように制御する
ものである。スタート信号生成回路３０は、外部クロッ
ク信号ＥＣＬＫの１サイクルの期間を等分割してなる４
個のサブ期間のうち、外部デバイス２のセットアップタ
イムに応じた位置のサブ期間を指定するスタート信号Ｓ
ＴＡＲＴを生成するものである。サブ期間は、ＣＰＵ１
２から与えられる設定値信号ＳＥＴに応じて選択され
る。ステート制御回路４０は、ＣＰＵ１２から内部クロ
ック信号ＩＣＬＫに同期して発行された転送要求信号Ｒ
ＥＱを受け取った後にスタート信号ＳＴＡＲＴを受け取
ったときには転送ステートへ移行するように、データプ
ロセッサ１の内部ステートを内部クロック信号ＩＣＬＫ
に同期して制御するものである。図１中のＣＯＮＴＲ
は、ステート制御回路４０からバスインターフェース２
０へ供給される制御信号を表している。
セッサの構成例を示している。図１のデータプロセッサ
１は、あるセットアップタイムを有する外部デバイス２
との間のデータ転送を外部クロック信号ＥＣＬＫに同期
して実行するものである。データプロセッサ１は、外部
クロック信号ＥＣＬＫの４倍の周波数を有する内部クロ
ック信号ＩＣＬＫを生成するように公知のＰＬＬ（phas
e-locked loop）で構成されたクロック生成回路１１
と、内蔵ＲＯＭ（read only momory）から順次供給され
た命令ＩＮＳＴＲに従ってかつ内部クロック信号ＩＣＬ
Ｋに同期してデータを処理するためのＣＰＵ（処理手
段）１２と、該ＣＰＵ１２から転送要求信号ＲＥＱを受
け取ったときにＣＰＵ１２と外部デバイス２との間の外
部クロック信号ＥＣＬＫに同期したデータ転送を制御す
るためのデータ転送コントローラ１３とを備えている。
データ転送コントローラ１３は、バスインターフェース
２０と、スタート信号生成回路３０と、ステート制御回
路４０とを備えている。１４、１５及び１６は、それぞ
れＣＰＵ１２とバスインターフェース２０との間に設け
られたアドレスバス、データバス及びコントロールバス
である。１７、１８及び１９は、それぞれバスインター
フェース２０と外部デバイス２との間に設けられたアド
レスバス、データバス及びコントロールバスである。外
部デバイス２がメモリである場合にはデータが、外部デ
バイス２がコプロセッサである場合には命令（及びデー
タ）がそれぞれデータバス１５，１８の上に乗る。バス
インターフェース２０は、ＣＰＵ１２と外部デバイス２
との間のデータ転送が外部クロック信号ＥＣＬＫの立ち
上がりエッジに同期して実際に開始するように制御する
ものである。スタート信号生成回路３０は、外部クロッ
ク信号ＥＣＬＫの１サイクルの期間を等分割してなる４
個のサブ期間のうち、外部デバイス２のセットアップタ
イムに応じた位置のサブ期間を指定するスタート信号Ｓ
ＴＡＲＴを生成するものである。サブ期間は、ＣＰＵ１
２から与えられる設定値信号ＳＥＴに応じて選択され
る。ステート制御回路４０は、ＣＰＵ１２から内部クロ
ック信号ＩＣＬＫに同期して発行された転送要求信号Ｒ
ＥＱを受け取った後にスタート信号ＳＴＡＲＴを受け取
ったときには転送ステートへ移行するように、データプ
ロセッサ１の内部ステートを内部クロック信号ＩＣＬＫ
に同期して制御するものである。図１中のＣＯＮＴＲ
は、ステート制御回路４０からバスインターフェース２
０へ供給される制御信号を表している。
【００１０】図２は、バスインターフェース２０の内部
構成を示している。バスインターフェース２０は、アド
レスレジスタ２１と、入力データレジスタ２２と、トラ
イステートのバスバッファ２３と、出力データレジスタ
２４と、トライステートの他のバスバッファ２５と、転
送制御信号生成回路２６と、転送制御信号レジスタ２７
とを備えている。アドレスレジスタ２１は、ＣＰＵ１２
からアドレスバス１４を介して供給されたアドレス信号
ＡＤＲＳを保持し、かつアドレスバス１７を介して該ア
ドレス信号ＡＤＲＳを外部デバイス２へ供給する。入力
データレジスタ２２は、外部デバイス２からデータバス
１８を介して供給されたデータ信号を保持する。入力デ
ータレジスタ２２に保持されたデータ信号は、バスバッ
ファ２３及びデータバス１５を介してＣＰＵ１２へ供給
される。出力データレジスタ２４は、ＣＰＵ１２からデ
ータバス１５を介して供給されたデータ信号を保持す
る。出力データレジスタ２４に保持されたデータ信号
は、バスバッファ２５及びデータバス１８を介して外部
デバイス２へ供給される。転送制御信号生成回路２６
は、コントロールバス１６を介してＣＰＵ１２に接続さ
れ、外部クロック信号ＥＣＬＫと、ステート制御回路４
０から供給された制御信号ＣＯＮＴＲとを受け取り、転
送制御信号を生成するとともに、データの転送方向を制
御する。外部デバイス２がチップセレクト信号を必要と
する場合には、アドレスバス１４上の信号の一部がチッ
プセレクト信号の生成に使用される。転送制御信号レジ
スタ２７は、生成された転送制御信号を保持する。転送
制御信号レジスタ２７に保持された信号は、コントロー
ルバス１９を介して外部デバイス２へ供給される。図２
のバスインターフェース２０は、ＣＰＵ１２から転送要
求信号ＲＥＱに伴って発行されたアドレス信号ＡＤＲＳ
を外部デバイス２へ供給し、かつ転送ステートにおいて
外部クロック信号ＥＣＬＫの立ち上がりエッジに同期し
てＣＰＵ１２と外部デバイス２との間のデータ転送を開
始するまでアドレス信号ＡＤＲＳをアドレスレジスタ２
１に保持する機能を備えている。
構成を示している。バスインターフェース２０は、アド
レスレジスタ２１と、入力データレジスタ２２と、トラ
イステートのバスバッファ２３と、出力データレジスタ
２４と、トライステートの他のバスバッファ２５と、転
送制御信号生成回路２６と、転送制御信号レジスタ２７
とを備えている。アドレスレジスタ２１は、ＣＰＵ１２
からアドレスバス１４を介して供給されたアドレス信号
ＡＤＲＳを保持し、かつアドレスバス１７を介して該ア
ドレス信号ＡＤＲＳを外部デバイス２へ供給する。入力
データレジスタ２２は、外部デバイス２からデータバス
１８を介して供給されたデータ信号を保持する。入力デ
ータレジスタ２２に保持されたデータ信号は、バスバッ
ファ２３及びデータバス１５を介してＣＰＵ１２へ供給
される。出力データレジスタ２４は、ＣＰＵ１２からデ
ータバス１５を介して供給されたデータ信号を保持す
る。出力データレジスタ２４に保持されたデータ信号
は、バスバッファ２５及びデータバス１８を介して外部
デバイス２へ供給される。転送制御信号生成回路２６
は、コントロールバス１６を介してＣＰＵ１２に接続さ
れ、外部クロック信号ＥＣＬＫと、ステート制御回路４
０から供給された制御信号ＣＯＮＴＲとを受け取り、転
送制御信号を生成するとともに、データの転送方向を制
御する。外部デバイス２がチップセレクト信号を必要と
する場合には、アドレスバス１４上の信号の一部がチッ
プセレクト信号の生成に使用される。転送制御信号レジ
スタ２７は、生成された転送制御信号を保持する。転送
制御信号レジスタ２７に保持された信号は、コントロー
ルバス１９を介して外部デバイス２へ供給される。図２
のバスインターフェース２０は、ＣＰＵ１２から転送要
求信号ＲＥＱに伴って発行されたアドレス信号ＡＤＲＳ
を外部デバイス２へ供給し、かつ転送ステートにおいて
外部クロック信号ＥＣＬＫの立ち上がりエッジに同期し
てＣＰＵ１２と外部デバイス２との間のデータ転送を開
始するまでアドレス信号ＡＤＲＳをアドレスレジスタ２
１に保持する機能を備えている。
【００１１】図３は、スタート信号生成回路３０の内部
構成を示している。スタート信号生成回路３０は、外部
クロック信号ＥＣＬＫの立ち上がりエッジを検出するよ
うにＤフリップフロップ３１とＡＮＤゲート３２とで構
成されたエッジ検出回路３３と、外部クロック信号ＥＣ
ＬＫの立ち上がりエッジ検出時点でゼロクリアされた後
に内部クロック信号ＩＣＬＫのパルスをアップカウント
するためのアップカウンタ３４と、ＣＰＵ１２から与え
られた設定値信号ＳＥＴを記憶するためのレジスタ３５
と、アップカウンタ３４のカウント値信号ＣＯＵＮＴと
レジスタ３５に記憶された設定値信号ＳＥＴとを比較す
るための比較回路３６とを備えている。エッジ検出回路
３３は、外部クロック信号ＥＣＬＫの立ち上がり時点か
ら内部クロック信号ＩＣＬＫの１サイクルの期間に相当
する１サブ期間だけＨＩＧＨレベルを保持するエッジ検
出信号ＥＤＧＥを生成する。このエッジ検出信号ＥＤＧ
Ｅはアップカウンタ３４のクリア端子に供給され、該ア
ップカウンタ３４は内部クロック信号ＩＣＬＫの立ち上
がりエッジのカウントを開始する。したがって、カウン
ト値信号ＣＯＵＮＴは、０、１、２及び３を表す。比較
回路３６は、このカウント値信号ＣＯＵＮＴとレジスタ
３５に記憶された設定値信号ＳＥＴとが一致したときに
スタート信号ＳＴＡＲＴを供給する。なお、データプロ
セッサ１の外部ピン３７から設定値信号ＳＥＴを比較回
路３６へ直接供給するようにしてもよい。
構成を示している。スタート信号生成回路３０は、外部
クロック信号ＥＣＬＫの立ち上がりエッジを検出するよ
うにＤフリップフロップ３１とＡＮＤゲート３２とで構
成されたエッジ検出回路３３と、外部クロック信号ＥＣ
ＬＫの立ち上がりエッジ検出時点でゼロクリアされた後
に内部クロック信号ＩＣＬＫのパルスをアップカウント
するためのアップカウンタ３４と、ＣＰＵ１２から与え
られた設定値信号ＳＥＴを記憶するためのレジスタ３５
と、アップカウンタ３４のカウント値信号ＣＯＵＮＴと
レジスタ３５に記憶された設定値信号ＳＥＴとを比較す
るための比較回路３６とを備えている。エッジ検出回路
３３は、外部クロック信号ＥＣＬＫの立ち上がり時点か
ら内部クロック信号ＩＣＬＫの１サイクルの期間に相当
する１サブ期間だけＨＩＧＨレベルを保持するエッジ検
出信号ＥＤＧＥを生成する。このエッジ検出信号ＥＤＧ
Ｅはアップカウンタ３４のクリア端子に供給され、該ア
ップカウンタ３４は内部クロック信号ＩＣＬＫの立ち上
がりエッジのカウントを開始する。したがって、カウン
ト値信号ＣＯＵＮＴは、０、１、２及び３を表す。比較
回路３６は、このカウント値信号ＣＯＵＮＴとレジスタ
３５に記憶された設定値信号ＳＥＴとが一致したときに
スタート信号ＳＴＡＲＴを供給する。なお、データプロ
セッサ１の外部ピン３７から設定値信号ＳＥＴを比較回
路３６へ直接供給するようにしてもよい。
【００１２】図４は、ステート制御回路４０の内部構成
を示している。ステート制御回路４０は、ステート生成
回路４１と、ステートレジスタ４２と、データカウンタ
４３とを備えている。ステートレジスタ４２は、データ
プロセッサ１の現内部ステートが要求待ちステートＳ
０、開始待ちステートＳ１、転送ステートＳ２のうちの
いずれであるかを表すステート信号ＳＴＡＴＥを記憶す
る。データカウンタ４３は、データ転送を終了させるた
めのストップ信号ＳＴＯＰを生成するように、転送デー
タ数をカウントする。ステートレジスタ４２及びデータ
カウンタ４３は、内部クロック信号ＩＣＬＫの立ち上が
りエッジに同期して更新される。ステート生成回路４１
は、ステートレジスタ４２に記憶されたステート信号Ｓ
ＴＡＴＥと、ＣＰＵ１２から発行された転送要求信号Ｒ
ＥＱと、スタート信号生成回路３０により生成されたス
タート信号ＳＴＡＲＴと、データカウンタ４３により生
成されたストップ信号ＳＴＯＰとに基づいてステートレ
ジスタ４２を更新し、かつバスインターフェース２０へ
の制御信号ＣＯＮＴＲを更新する。
を示している。ステート制御回路４０は、ステート生成
回路４１と、ステートレジスタ４２と、データカウンタ
４３とを備えている。ステートレジスタ４２は、データ
プロセッサ１の現内部ステートが要求待ちステートＳ
０、開始待ちステートＳ１、転送ステートＳ２のうちの
いずれであるかを表すステート信号ＳＴＡＴＥを記憶す
る。データカウンタ４３は、データ転送を終了させるた
めのストップ信号ＳＴＯＰを生成するように、転送デー
タ数をカウントする。ステートレジスタ４２及びデータ
カウンタ４３は、内部クロック信号ＩＣＬＫの立ち上が
りエッジに同期して更新される。ステート生成回路４１
は、ステートレジスタ４２に記憶されたステート信号Ｓ
ＴＡＴＥと、ＣＰＵ１２から発行された転送要求信号Ｒ
ＥＱと、スタート信号生成回路３０により生成されたス
タート信号ＳＴＡＲＴと、データカウンタ４３により生
成されたストップ信号ＳＴＯＰとに基づいてステートレ
ジスタ４２を更新し、かつバスインターフェース２０へ
の制御信号ＣＯＮＴＲを更新する。
【００１３】図５は、データプロセッサ１の内部ステー
トの遷移を示している。データプロセッサ１は、ＣＰＵ
１２から転送要求信号ＲＥＱが発行されるまで要求待ち
ステートＳ０に留まっている。ステート生成回路４１が
転送要求信号ＲＥＱを受け取ると、要求待ちステートＳ
０から開始待ちステートＳ１へ遷移する。このときのデ
ータプロセッサ１は、スタート信号ＳＴＡＲＴが生成さ
れるまで開始待ちステートＳ１に留まる。ステート生成
回路４１がスタート信号ＳＴＡＲＴを受け取ると、開始
待ちステートＳ１から転送ステートＳ２へ遷移する。こ
のときのデータプロセッサ１は、データカウンタ４３に
よりストップ信号ＳＴＯＰが生成されるまで転送ステー
トＳ２に留まる。そして、ステート生成回路４１がスト
ップ信号ＳＴＯＰを受け取ると、転送ステートＳ２から
要求待ちステートＳ０へ戻るように遷移する。
トの遷移を示している。データプロセッサ１は、ＣＰＵ
１２から転送要求信号ＲＥＱが発行されるまで要求待ち
ステートＳ０に留まっている。ステート生成回路４１が
転送要求信号ＲＥＱを受け取ると、要求待ちステートＳ
０から開始待ちステートＳ１へ遷移する。このときのデ
ータプロセッサ１は、スタート信号ＳＴＡＲＴが生成さ
れるまで開始待ちステートＳ１に留まる。ステート生成
回路４１がスタート信号ＳＴＡＲＴを受け取ると、開始
待ちステートＳ１から転送ステートＳ２へ遷移する。こ
のときのデータプロセッサ１は、データカウンタ４３に
よりストップ信号ＳＴＯＰが生成されるまで転送ステー
トＳ２に留まる。そして、ステート生成回路４１がスト
ップ信号ＳＴＯＰを受け取ると、転送ステートＳ２から
要求待ちステートＳ０へ戻るように遷移する。
【００１４】さて、ＣＰＵ１２は、データ転送の開始に
先立って、外部デバイス２のセットアップタイムに応じ
た位置のサブ期間をスタート信号ＳＴＡＲＴが指定でき
るように、設定値信号ＳＥＴをスタート信号生成回路３
０へ与える。具体的には、内部クロック信号ＩＣＬＫの
１サイクルの期間をＴとし、かつ外部デバイス２のセッ
トアップタイムをＴｓとするとき、Ｔｓ＝４ＴならばＳ
ＥＴ＝０であり、Ｔｓ＝３ＴならばＳＥＴ＝１であり、
Ｔｓ＝２ＴならばＳＥＴ＝２であり、Ｔｓ＝１Ｔならば
ＳＥＴ＝３である。なお、ＣＰＵ１２は、外部クロック
信号ＥＣＬＫの１サイクルの期間を等分割してなる４個
のサブ期間のうちのいずれのサブ期間でも、転送要求信
号ＲＥＱを発行することができる。
先立って、外部デバイス２のセットアップタイムに応じ
た位置のサブ期間をスタート信号ＳＴＡＲＴが指定でき
るように、設定値信号ＳＥＴをスタート信号生成回路３
０へ与える。具体的には、内部クロック信号ＩＣＬＫの
１サイクルの期間をＴとし、かつ外部デバイス２のセッ
トアップタイムをＴｓとするとき、Ｔｓ＝４ＴならばＳ
ＥＴ＝０であり、Ｔｓ＝３ＴならばＳＥＴ＝１であり、
Ｔｓ＝２ＴならばＳＥＴ＝２であり、Ｔｓ＝１Ｔならば
ＳＥＴ＝３である。なお、ＣＰＵ１２は、外部クロック
信号ＥＣＬＫの１サイクルの期間を等分割してなる４個
のサブ期間のうちのいずれのサブ期間でも、転送要求信
号ＲＥＱを発行することができる。
【００１５】図６は、ＳＥＴ＝１（Ｔｓ＝３Ｔ）であ
り、かつサブ期間Ｔ０において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ
６、Ｔ７、Ｔ８は、各々サブ期間を表している。図６に
よれば、ＳＥＴ＝１であるから、サブ期間Ｔ１及びＴ５
にそれぞれスタート信号ＳＴＡＲＴが生成される。内部
ステートは、サブ期間Ｔ１の開始時点で要求待ちステー
トＳ０から開始待ちステートＳ１へ、サブ期間Ｔ２の開
始時点で開始待ちステートＳ１から転送ステートＳ２へ
それぞれ遷移する。そして、外部クロック信号ＥＣＬＫ
の次の立ち上がり時点、すなわちサブ期間Ｔ４の開始時
点から、ＣＰＵ１２と外部デバイス２との間の実際のデ
ータ転送が開始する。転送要求信号ＲＥＱが発行された
サブ期間から実際にデータ転送が開始するサブ期間まで
の時間をアクセス遅延と定義すると、この場合のアクセ
ス遅延は３Ｔである。アドレス信号ＡＤＲＳはサブ期間
Ｔ１の開始時点で確定するので、外部デバイス２のセッ
トアップタイム３Ｔが確保されている。
り、かつサブ期間Ｔ０において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ
６、Ｔ７、Ｔ８は、各々サブ期間を表している。図６に
よれば、ＳＥＴ＝１であるから、サブ期間Ｔ１及びＴ５
にそれぞれスタート信号ＳＴＡＲＴが生成される。内部
ステートは、サブ期間Ｔ１の開始時点で要求待ちステー
トＳ０から開始待ちステートＳ１へ、サブ期間Ｔ２の開
始時点で開始待ちステートＳ１から転送ステートＳ２へ
それぞれ遷移する。そして、外部クロック信号ＥＣＬＫ
の次の立ち上がり時点、すなわちサブ期間Ｔ４の開始時
点から、ＣＰＵ１２と外部デバイス２との間の実際のデ
ータ転送が開始する。転送要求信号ＲＥＱが発行された
サブ期間から実際にデータ転送が開始するサブ期間まで
の時間をアクセス遅延と定義すると、この場合のアクセ
ス遅延は３Ｔである。アドレス信号ＡＤＲＳはサブ期間
Ｔ１の開始時点で確定するので、外部デバイス２のセッ
トアップタイム３Ｔが確保されている。
【００１６】図７は、ＳＥＴ＝１（Ｔｓ＝３Ｔ）であ
り、かつサブ期間Ｔ１において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図７によれば、ＳＥＴ＝１であるから、サ
ブ期間Ｔ１及びＴ５にそれぞれスタート信号ＳＴＡＲＴ
が生成される。内部ステートは、サブ期間Ｔ２の開始時
点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ６の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。そして、外部
クロック信号ＥＣＬＫの次の立ち上がり時点、すなわち
サブ期間Ｔ８の開始時点から、ＣＰＵ１２と外部デバイ
ス２との間の実際のデータ転送が開始する。この場合の
アクセス遅延は６Ｔである。アドレス信号ＡＤＲＳはサ
ブ期間Ｔ２の開始時点で確定するので、外部デバイス２
のセットアップタイム３Ｔが確保されている。仮にサブ
期間Ｔ４の開始時点からＣＰＵ１２と外部デバイス２と
の間の実際のデータ転送が開始するものとすると、外部
デバイス２のセットアップタイム３Ｔが確保されない点
に注意を要する。
り、かつサブ期間Ｔ１において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図７によれば、ＳＥＴ＝１であるから、サ
ブ期間Ｔ１及びＴ５にそれぞれスタート信号ＳＴＡＲＴ
が生成される。内部ステートは、サブ期間Ｔ２の開始時
点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ６の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。そして、外部
クロック信号ＥＣＬＫの次の立ち上がり時点、すなわち
サブ期間Ｔ８の開始時点から、ＣＰＵ１２と外部デバイ
ス２との間の実際のデータ転送が開始する。この場合の
アクセス遅延は６Ｔである。アドレス信号ＡＤＲＳはサ
ブ期間Ｔ２の開始時点で確定するので、外部デバイス２
のセットアップタイム３Ｔが確保されている。仮にサブ
期間Ｔ４の開始時点からＣＰＵ１２と外部デバイス２と
の間の実際のデータ転送が開始するものとすると、外部
デバイス２のセットアップタイム３Ｔが確保されない点
に注意を要する。
【００１７】図８は、ＳＥＴ＝１（Ｔｓ＝３Ｔ）であ
り、かつサブ期間Ｔ２において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図８によれば、ＳＥＴ＝１であるから、サ
ブ期間Ｔ１及びＴ５にそれぞれスタート信号ＳＴＡＲＴ
が生成される。内部ステートは、サブ期間Ｔ３の開始時
点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ６の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。そして、外部
クロック信号ＥＣＬＫの次の立ち上がり時点、すなわち
サブ期間Ｔ８の開始時点から、ＣＰＵ１２と外部デバイ
ス２との間の実際のデータ転送が開始する。この場合の
アクセス遅延は５Ｔである。アドレス信号ＡＤＲＳはサ
ブ期間Ｔ３の開始時点で確定するので、外部デバイス２
のセットアップタイム３Ｔが確保されている。
り、かつサブ期間Ｔ２において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図８によれば、ＳＥＴ＝１であるから、サ
ブ期間Ｔ１及びＴ５にそれぞれスタート信号ＳＴＡＲＴ
が生成される。内部ステートは、サブ期間Ｔ３の開始時
点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ６の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。そして、外部
クロック信号ＥＣＬＫの次の立ち上がり時点、すなわち
サブ期間Ｔ８の開始時点から、ＣＰＵ１２と外部デバイ
ス２との間の実際のデータ転送が開始する。この場合の
アクセス遅延は５Ｔである。アドレス信号ＡＤＲＳはサ
ブ期間Ｔ３の開始時点で確定するので、外部デバイス２
のセットアップタイム３Ｔが確保されている。
【００１８】図９は、ＳＥＴ＝１（Ｔｓ＝３Ｔ）であ
り、かつサブ期間Ｔ３において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図９によれば、ＳＥＴ＝１であるから、サ
ブ期間Ｔ１及びＴ５にそれぞれスタート信号ＳＴＡＲＴ
が生成される。内部ステートは、サブ期間Ｔ４の開始時
点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ６の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。そして、外部
クロック信号ＥＣＬＫの次の立ち上がり時点、すなわち
サブ期間Ｔ８の開始時点から、ＣＰＵ１２と外部デバイ
ス２との間の実際のデータ転送が開始する。この場合の
アクセス遅延は４Ｔである。アドレス信号ＡＤＲＳはサ
ブ期間Ｔ４の開始時点で確定するので、外部デバイス２
のセットアップタイム３Ｔが確保されている。
り、かつサブ期間Ｔ３において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図９によれば、ＳＥＴ＝１であるから、サ
ブ期間Ｔ１及びＴ５にそれぞれスタート信号ＳＴＡＲＴ
が生成される。内部ステートは、サブ期間Ｔ４の開始時
点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ６の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。そして、外部
クロック信号ＥＣＬＫの次の立ち上がり時点、すなわち
サブ期間Ｔ８の開始時点から、ＣＰＵ１２と外部デバイ
ス２との間の実際のデータ転送が開始する。この場合の
アクセス遅延は４Ｔである。アドレス信号ＡＤＲＳはサ
ブ期間Ｔ４の開始時点で確定するので、外部デバイス２
のセットアップタイム３Ｔが確保されている。
【００１９】図１０は、ＳＥＴ＝３（Ｔｓ＝１Ｔ）であ
り、かつサブ期間Ｔ０において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図１０によれば、ＳＥＴ＝３であるから、
サブ期間Ｔ３及びＴ７にそれぞれスタート信号ＳＴＡＲ
Ｔが生成される。内部ステートは、サブ期間Ｔ１の開始
時点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ４の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。したがって、
外部クロック信号ＥＣＬＫの立ち上がり時点であるサブ
期間Ｔ４の開始時点から、ＣＰＵ１２と外部デバイス２
との間の実際のデータ転送が開始する。この場合のアク
セス遅延は３Ｔである。アドレス信号ＡＤＲＳはサブ期
間Ｔ１の開始時点で確定するので、外部デバイス２のセ
ットアップタイム１Ｔが確保されている。
り、かつサブ期間Ｔ０において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図１０によれば、ＳＥＴ＝３であるから、
サブ期間Ｔ３及びＴ７にそれぞれスタート信号ＳＴＡＲ
Ｔが生成される。内部ステートは、サブ期間Ｔ１の開始
時点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ４の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。したがって、
外部クロック信号ＥＣＬＫの立ち上がり時点であるサブ
期間Ｔ４の開始時点から、ＣＰＵ１２と外部デバイス２
との間の実際のデータ転送が開始する。この場合のアク
セス遅延は３Ｔである。アドレス信号ＡＤＲＳはサブ期
間Ｔ１の開始時点で確定するので、外部デバイス２のセ
ットアップタイム１Ｔが確保されている。
【００２０】図１１は、ＳＥＴ＝３（Ｔｓ＝１Ｔ）であ
り、かつサブ期間Ｔ１において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図１１によれば、ＳＥＴ＝３であるから、
サブ期間Ｔ３及びＴ７にそれぞれスタート信号ＳＴＡＲ
Ｔが生成される。内部ステートは、サブ期間Ｔ２の開始
時点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ４の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。したがって、
外部クロック信号ＥＣＬＫの立ち上がり時点であるサブ
期間Ｔ４の開始時点から、ＣＰＵ１２と外部デバイス２
との間の実際のデータ転送が開始する。この場合のアク
セス遅延は２Ｔである。アドレス信号ＡＤＲＳはサブ期
間Ｔ２の開始時点で確定するので、外部デバイス２のセ
ットアップタイム１Ｔが確保されている。
り、かつサブ期間Ｔ１において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図１１によれば、ＳＥＴ＝３であるから、
サブ期間Ｔ３及びＴ７にそれぞれスタート信号ＳＴＡＲ
Ｔが生成される。内部ステートは、サブ期間Ｔ２の開始
時点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ４の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。したがって、
外部クロック信号ＥＣＬＫの立ち上がり時点であるサブ
期間Ｔ４の開始時点から、ＣＰＵ１２と外部デバイス２
との間の実際のデータ転送が開始する。この場合のアク
セス遅延は２Ｔである。アドレス信号ＡＤＲＳはサブ期
間Ｔ２の開始時点で確定するので、外部デバイス２のセ
ットアップタイム１Ｔが確保されている。
【００２１】図１２は、ＳＥＴ＝３（Ｔｓ＝１Ｔ）であ
り、かつサブ期間Ｔ２において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図１２によれば、ＳＥＴ＝３であるから、
サブ期間Ｔ３及びＴ７にそれぞれスタート信号ＳＴＡＲ
Ｔが生成される。内部ステートは、サブ期間Ｔ３の開始
時点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ４の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。したがって、
外部クロック信号ＥＣＬＫの立ち上がり時点であるサブ
期間Ｔ４の開始時点から、ＣＰＵ１２と外部デバイス２
との間の実際のデータ転送が開始する。この場合のアク
セス遅延は１Ｔである。アドレス信号ＡＤＲＳはサブ期
間Ｔ３の開始時点で確定するので、外部デバイス２のセ
ットアップタイム１Ｔが確保されている。
り、かつサブ期間Ｔ２において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図１２によれば、ＳＥＴ＝３であるから、
サブ期間Ｔ３及びＴ７にそれぞれスタート信号ＳＴＡＲ
Ｔが生成される。内部ステートは、サブ期間Ｔ３の開始
時点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ４の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。したがって、
外部クロック信号ＥＣＬＫの立ち上がり時点であるサブ
期間Ｔ４の開始時点から、ＣＰＵ１２と外部デバイス２
との間の実際のデータ転送が開始する。この場合のアク
セス遅延は１Ｔである。アドレス信号ＡＤＲＳはサブ期
間Ｔ３の開始時点で確定するので、外部デバイス２のセ
ットアップタイム１Ｔが確保されている。
【００２２】図１３は、ＳＥＴ＝３（Ｔｓ＝１Ｔ）であ
り、かつサブ期間Ｔ３において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図１３によれば、ＳＥＴ＝３であるから、
サブ期間Ｔ３及びＴ７にそれぞれスタート信号ＳＴＡＲ
Ｔが生成される。内部ステートは、サブ期間Ｔ４の開始
時点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ８の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。したがって、
外部クロック信号ＥＣＬＫの立ち上がり時点であるサブ
期間Ｔ８の開始時点から、ＣＰＵ１２と外部デバイス２
との間の実際のデータ転送が開始する。この場合のアク
セス遅延は４Ｔである。アドレス信号ＡＤＲＳはサブ期
間Ｔ４の開始時点で確定するので、外部デバイス２のセ
ットアップタイム１Ｔが確保されている。
り、かつサブ期間Ｔ３において転送要求信号ＲＥＱが発
行された場合のデータプロセッサ１の動作タイミングを
示している。図１３によれば、ＳＥＴ＝３であるから、
サブ期間Ｔ３及びＴ７にそれぞれスタート信号ＳＴＡＲ
Ｔが生成される。内部ステートは、サブ期間Ｔ４の開始
時点で要求待ちステートＳ０から開始待ちステートＳ１
へ、サブ期間Ｔ８の開始時点で開始待ちステートＳ１か
ら転送ステートＳ２へそれぞれ遷移する。したがって、
外部クロック信号ＥＣＬＫの立ち上がり時点であるサブ
期間Ｔ８の開始時点から、ＣＰＵ１２と外部デバイス２
との間の実際のデータ転送が開始する。この場合のアク
セス遅延は４Ｔである。アドレス信号ＡＤＲＳはサブ期
間Ｔ４の開始時点で確定するので、外部デバイス２のセ
ットアップタイム１Ｔが確保されている。
【００２３】以上説明してきたとおり、図６〜図９のよ
うにＴｓ＝３Ｔに対応してＳＥＴ＝１の設定がなされて
いると、データプロセッサ１は、データ転送要求信号Ｒ
ＥＱが発行された時点で外部クロック信号ＥＣＬＫの次
の立ち上がり時点までに３Ｔ以上の時間が残されている
場合には該外部クロック信号ＥＣＬＫの次の立ち上がり
時点から実際のデータ転送を開始し、データ転送要求Ｒ
ＥＱが発行された時点で外部クロック信号ＥＣＬＫの次
の立ち上がり時点までに残された時間が３Ｔに満たない
場合には該外部クロック信号ＥＣＬＫの次の次の立ち上
がり時点まで待って実際のデータ転送を開始する。ま
た、図１０〜図１３のようにＴｓ＝１Ｔに対応してＳＥ
Ｔ＝３の設定がなされていると、データプロセッサ１
は、データ転送要求信号ＲＥＱが発行された時点で外部
クロック信号ＥＣＬＫの次の立ち上がり時点までに１Ｔ
以上の時間が残されている場合には該外部クロック信号
ＥＣＬＫの次の立ち上がり時点から実際のデータ転送を
開始し、データ転送要求ＲＥＱが発行された時点で外部
クロック信号ＥＣＬＫの次の立ち上がり時点までに残さ
れた時間が１Ｔに満たない場合には該外部クロック信号
ＥＣＬＫの次の次の立ち上がり時点まで待って実際のデ
ータ転送を開始する。つまり、上記データプロセッサ１
によれば、データの転送開始時点を外部デバイス２のセ
ットアップタイムＴｓに応じて変えることができる。し
たがって、様々な外部デバイスのセットアップタイムを
保証し、かつ外部クロック信号ＥＣＬＫに同期したデー
タ転送を実現できる。
うにＴｓ＝３Ｔに対応してＳＥＴ＝１の設定がなされて
いると、データプロセッサ１は、データ転送要求信号Ｒ
ＥＱが発行された時点で外部クロック信号ＥＣＬＫの次
の立ち上がり時点までに３Ｔ以上の時間が残されている
場合には該外部クロック信号ＥＣＬＫの次の立ち上がり
時点から実際のデータ転送を開始し、データ転送要求Ｒ
ＥＱが発行された時点で外部クロック信号ＥＣＬＫの次
の立ち上がり時点までに残された時間が３Ｔに満たない
場合には該外部クロック信号ＥＣＬＫの次の次の立ち上
がり時点まで待って実際のデータ転送を開始する。ま
た、図１０〜図１３のようにＴｓ＝１Ｔに対応してＳＥ
Ｔ＝３の設定がなされていると、データプロセッサ１
は、データ転送要求信号ＲＥＱが発行された時点で外部
クロック信号ＥＣＬＫの次の立ち上がり時点までに１Ｔ
以上の時間が残されている場合には該外部クロック信号
ＥＣＬＫの次の立ち上がり時点から実際のデータ転送を
開始し、データ転送要求ＲＥＱが発行された時点で外部
クロック信号ＥＣＬＫの次の立ち上がり時点までに残さ
れた時間が１Ｔに満たない場合には該外部クロック信号
ＥＣＬＫの次の次の立ち上がり時点まで待って実際のデ
ータ転送を開始する。つまり、上記データプロセッサ１
によれば、データの転送開始時点を外部デバイス２のセ
ットアップタイムＴｓに応じて変えることができる。し
たがって、様々な外部デバイスのセットアップタイムを
保証し、かつ外部クロック信号ＥＣＬＫに同期したデー
タ転送を実現できる。
【００２４】図１４は、図３のスタート信号生成回路３
０の変形例を示している。図１４のスタート信号生成回
路３０は、外部クロック信号ＥＣＬＫの立ち上がりエッ
ジを検出するようにＤフリップフロップ３１とＡＮＤゲ
ート３２とで構成されたエッジ検出回路３３と、外部ク
ロック信号ＥＣＬＫの立ち上がりエッジ検出時点で初期
値信号がロードされた後に内部クロック信号ＩＣＬＫの
パルスをダウンカウントしてカウント値が０になったと
きにスタート信号ＳＴＡＲＴを生成するためのダウンカ
ウンタ３８と、ＣＰＵ１２から与えられた設定値信号Ｓ
ＥＴをダウンカウンタ３８へ供給すべき初期値信号とし
て記憶するためのレジスタ３５とを備えている。ダウン
カウンタ３８のロード端子及びデータ端子には、エッジ
検出信号ＥＤＧＥと、レジスタ３５に記憶された設定値
（初期値）信号ＳＥＴとがそれぞれ供給される。図１４
の構成によれば、比較回路なしで、外部クロック信号Ｅ
ＣＬＫの１サイクルの期間を等分割してなる４個のサブ
期間のうちの任意のサブ期間を指定するスタート信号Ｓ
ＴＡＲＴを生成することができる。なお、データプロセ
ッサ１の外部ピン３７から設定値（初期値）信号ＳＥＴ
をダウンカウンタ３８へ直接供給するようにしてもよ
い。
０の変形例を示している。図１４のスタート信号生成回
路３０は、外部クロック信号ＥＣＬＫの立ち上がりエッ
ジを検出するようにＤフリップフロップ３１とＡＮＤゲ
ート３２とで構成されたエッジ検出回路３３と、外部ク
ロック信号ＥＣＬＫの立ち上がりエッジ検出時点で初期
値信号がロードされた後に内部クロック信号ＩＣＬＫの
パルスをダウンカウントしてカウント値が０になったと
きにスタート信号ＳＴＡＲＴを生成するためのダウンカ
ウンタ３８と、ＣＰＵ１２から与えられた設定値信号Ｓ
ＥＴをダウンカウンタ３８へ供給すべき初期値信号とし
て記憶するためのレジスタ３５とを備えている。ダウン
カウンタ３８のロード端子及びデータ端子には、エッジ
検出信号ＥＤＧＥと、レジスタ３５に記憶された設定値
（初期値）信号ＳＥＴとがそれぞれ供給される。図１４
の構成によれば、比較回路なしで、外部クロック信号Ｅ
ＣＬＫの１サイクルの期間を等分割してなる４個のサブ
期間のうちの任意のサブ期間を指定するスタート信号Ｓ
ＴＡＲＴを生成することができる。なお、データプロセ
ッサ１の外部ピン３７から設定値（初期値）信号ＳＥＴ
をダウンカウンタ３８へ直接供給するようにしてもよ
い。
【００２５】なお、上記説明では内部クロック信号ＩＣ
ＬＫが外部クロック信号ＥＣＬＫの４倍の周波数を有す
るものとしたが、外部クロック信号ＥＣＬＫから内部ク
ロック信号ＩＣＬＫへの周波数逓倍率は任意である。ま
た、ＣＰＵ１２と外部デバイス２との間のハンドシェー
ク制御も可能である。
ＬＫが外部クロック信号ＥＣＬＫの４倍の周波数を有す
るものとしたが、外部クロック信号ＥＣＬＫから内部ク
ロック信号ＩＣＬＫへの周波数逓倍率は任意である。ま
た、ＣＰＵ１２と外部デバイス２との間のハンドシェー
ク制御も可能である。
【００２６】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、外部クロック信号の１サイクルの期間を区切ってな
る複数個のサブ期間のうちの任意のサブ期間をスタート
信号で指定できるようにしたので、データプロセッサと
外部デバイスとの間のデータの転送開始時点を外部デバ
イスのセットアップタイムに応じて変えることができ、
外部デバイスの特性に応じた最適なデータ転送を実現で
きる効果が得られる。
ば、外部クロック信号の１サイクルの期間を区切ってな
る複数個のサブ期間のうちの任意のサブ期間をスタート
信号で指定できるようにしたので、データプロセッサと
外部デバイスとの間のデータの転送開始時点を外部デバ
イスのセットアップタイムに応じて変えることができ、
外部デバイスの特性に応じた最適なデータ転送を実現で
きる効果が得られる。
【図１】本発明に係るデータプロセッサの構成例を示す
ブロック図である。
ブロック図である。
【図２】図１中のバスインターフェースの内部構成を示
すブロック図である。
すブロック図である。
【図３】図１中のスタート信号生成回路の内部構成を示
すブロック図である。
すブロック図である。
【図４】図１中のステート制御回路の内部構成を示すブ
ロック図である。
ロック図である。
【図５】図１のデータプロセッサのステート遷移図であ
る。
る。
【図６】図３中のレジスタに値１が設定された場合の図
１のデータプロセッサの動作タイミング図である。
１のデータプロセッサの動作タイミング図である。
【図７】図３中のレジスタに値１が設定された場合の図
１のデータプロセッサの他の動作タイミング図である。
１のデータプロセッサの他の動作タイミング図である。
【図８】図３中のレジスタに値１が設定された場合の図
１のデータプロセッサの更に他の動作タイミング図であ
る。
１のデータプロセッサの更に他の動作タイミング図であ
る。
【図９】図３中のレジスタに値１が設定された場合の図
１のデータプロセッサの更に他の動作タイミング図であ
る。
１のデータプロセッサの更に他の動作タイミング図であ
る。
【図１０】図３中のレジスタに値３が設定された場合の
図１のデータプロセッサの動作タイミング図である。
図１のデータプロセッサの動作タイミング図である。
【図１１】図３中のレジスタに値３が設定された場合の
図１のデータプロセッサの他の動作タイミング図であ
る。
図１のデータプロセッサの他の動作タイミング図であ
る。
【図１２】図３中のレジスタに値３が設定された場合の
図１のデータプロセッサの更に他の動作タイミング図で
ある。
図１のデータプロセッサの更に他の動作タイミング図で
ある。
【図１３】図３中のレジスタに値３が設定された場合の
図１のデータプロセッサの更に他の動作タイミング図で
ある。
図１のデータプロセッサの更に他の動作タイミング図で
ある。
【図１４】図３のスタート信号生成回路の変形例を示す
ブロック図である。
ブロック図である。
１ データプロセッサ
２ 外部デバイス
１１ クロック生成回路
１２ ＣＰＵ（中央処理装置；処理手段）
１３ データ転送コントローラ
１４，１７ アドレスバス
１５，１８ データバス
１６，１９ コントロールバス
２０ バスインターフェース
２１ アドレスレジスタ
２２ 入力データレジスタ
２３，２５ バスバッファ
２４ 出力データレジスタ
２６ 転送制御信号生成回路
２７ 転送制御信号レジスタ
３０ スタート信号生成回路
３１ Ｄフリップフロップ
３２ ＡＮＤゲート
３３ エッジ検出回路
３４ アップカウンタ
３５ レジスタ
３６ 比較回路
３７ 外部ピン
３８ ダウンカウンタ
４０ ステート制御回路
４１ ステート生成回路
４２ ステートレジスタ
４３ データカウンタ
ＡＤＲＳ アドレス信号
ＣＯＮＴＲ 制御信号
ＣＯＵＮＴ カウント値信号
ＥＣＬＫ 外部クロック信号
ＥＤＧＥ エッジ検出信号
ＩＣＬＫ 内部クロック信号
ＲＥＱ 転送要求信号
Ｓ０ 要求待ちステート
Ｓ１ 開始待ちステート
Ｓ２ 転送ステート
ＳＥＴ 設定値信号
ＳＴＡＲＴ スタート信号
ＳＴＡＴＥ ステート信号
ＳＴＯＰ ストップ信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−282525（ＪＰ，Ａ)
特開 平３−240855（ＪＰ，Ａ)
特開 平６−68027（ＪＰ，Ａ)
特開 平７−210267（ＪＰ，Ａ)
実開 平３−121452（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/42 350
G06F 12/00 564
Claims (12)
- 【請求項１】 内部クロック信号によりアドレス信号を
確定してからあるセットアップタイムが経過した後に与
えられた外部クロック信号に同期して、前記あるセット
アップタイムを有する外部デバイスとの間のデータ転送
を実行するデータプロセッサであって、 前記外部クロック信号から該外部クロック信号の整数倍
の周波数を有する前記内部クロック信号を生成するため
のクロック生成回路と、 前記内部クロック信号に同期してデータを処理するため
の処理手段と、 前記処理手段と前記外部デバイスとの間のデータ転送を
制御するためのバスインターフェースと、 前記外部クロック信号の１サイクルの期間を分割してな
りかつ各々前記内部クロック信号の１サイクルの期間と
同じ長さを有する複数個のサブ期間のうち、前記外部デ
バイスのセットアップタイムに応じた位置のサブ期間を
指定するスタート信号を生成するためのスタート信号生
成回路と、 前記処理手段から前記内部クロック信号に同期して発行
された転送要求信号を受け取った後に前記スタート信号
を受け取ったときには転送ステートへ移行するように、
前記データプロセッサの内部ステートを制御するための
ステート制御回路とを備え、 前記バスインターフェースは、前記処理手段から前記転
送要求信号に伴って発行された前記アドレス信号を前記
内部クロック信号に同期して前記外部デバイスへ供給
し、かつ前記転送ステートにおいて前記外部クロック信
号に同期して前記処理手段と前記外部デバイスとの間の
データ転送が開始されるまで前記外部デバイスへのアド
レス信号を保持する機能を備えたことを特徴とするデー
タプロセッサ。 - 【請求項２】 請求項１記載のデータプロセッサにおい
て、 前記スタート信号生成回路は、 前記外部クロック信号のエッジを検出するためのエッジ
検出回路と、 前記外部クロック信号のエッジ検出時点でクリアされた
後に前記内部クロック信号のパルスをアップカウントす
るためのアップカウンタと、 設定値の供給を受け、前記アップカウンタのカウント値
が前記設定値と一致したときに前記スタート信号を生成
するように、前記アップカウンタのカウント値と前記設
定値とを比較するための比較回路とを備えたことを特徴
とするデータプロセッサ。 - 【請求項３】 請求項２記載のデータプロセッサにおい
て、 与えられた設定値を記憶し、かつ該設定値を前記比較回
路へ供給するためのレジスタを更に備えたことを特徴と
するデータプロセッサ。 - 【請求項４】 請求項３記載のデータプロセッサにおい
て、 前記レジスタは、前記処理手段から与えられた設定値を
記憶することを特徴とするデータプロセッサ。 - 【請求項５】 請求項２記載のデータプロセッサにおい
て、 外部から与えられた設定値を前記比較回路へ供給するた
めの外部ピンを更に備えたことを特徴とするデータプロ
セッサ。 - 【請求項６】 請求項１記載のデータプロセッサにおい
て、 前記スタート信号生成回路は、 前記外部クロック信号のエッジを検出するためのエッジ
検出回路と、 前記外部クロック信号のエッジ検出時点で初期値がロー
ドされた後に前記内部クロック信号のパルスをダウンカ
ウントし、かつカウント値が０になったときに前記スタ
ート信号を生成するためのダウンカウンタとを備えたこ
とを特徴とするデータプロセッサ。 - 【請求項７】 請求項６記載のデータプロセッサにおい
て、 与えられた初期値を記憶し、かつ該初期値を前記ダウン
カウンタへ供給するためのレジスタを更に備えたことを
特徴とするデータプロセッサ。 - 【請求項８】 請求項７記載のデータプロセッサにおい
て、 前記レジスタは、前記処理手段から与えられた初期値を
記憶することを特徴とするデータプロセッサ。 - 【請求項９】 請求項６記載のデータプロセッサにおい
て、 外部から与えられた初期値を前記ダウンカウンタへ供給
するための外部ピンを更に備えたことを特徴とするデー
タプロセッサ。 - 【請求項１０】 請求項１記載のデータプロセッサにお
いて、 前記バスインターフェースは、 前記外部デバイスへ供給すべきアドレス信号を保持する
ためのアドレスレジスタと、 前記外部デバイスから供給されたデータ信号を保持する
ための入力データレジスタと、 前記外部デバイスへ供給すべきデータ信号を保持するた
めの出力データレジスタとを備えたことを特徴とするデ
ータプロセッサ。 - 【請求項１１】 請求項１記載のデータプロセッサにお
いて、 前記ステート制御回路は、 前記データプロセッサの現内部ステートを表すステート
信号を記憶するためのステートレジスタと、 前記ステートレジスタに記憶されたステート信号と、前
記転送要求信号と、前記スタート信号とに基づいて、前
記ステートレジスタを更新するように新たなステート信
号を生成するためのステート生成回路とを備えたことを
特徴とするデータプロセッサ。 - 【請求項１２】 請求項１１記載のデータプロセッサに
おいて、 前記データ転送を終了させるように前記ステート生成回
路へストップ信号を供給するためのデータカウンタを更
に備えたことを特徴とするデータプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25303597A JP3450667B2 (ja) | 1996-10-29 | 1997-09-18 | データプロセッサ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28635696 | 1996-10-29 | ||
| JP8-286356 | 1996-10-29 | ||
| JP25303597A JP3450667B2 (ja) | 1996-10-29 | 1997-09-18 | データプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10187604A JPH10187604A (ja) | 1998-07-21 |
| JP3450667B2 true JP3450667B2 (ja) | 2003-09-29 |
Family
ID=26541007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25303597A Expired - Fee Related JP3450667B2 (ja) | 1996-10-29 | 1997-09-18 | データプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3450667B2 (ja) |
-
1997
- 1997-09-18 JP JP25303597A patent/JP3450667B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10187604A (ja) | 1998-07-21 |
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