JPH07121366A - マイクロプロセッサのウエイト制御システム - Google Patents
マイクロプロセッサのウエイト制御システムInfo
- Publication number
- JPH07121366A JPH07121366A JP28742693A JP28742693A JPH07121366A JP H07121366 A JPH07121366 A JP H07121366A JP 28742693 A JP28742693 A JP 28742693A JP 28742693 A JP28742693 A JP 28742693A JP H07121366 A JPH07121366 A JP H07121366A
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- JP
- Japan
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- microprocessor
- wait
- signal
- clock
- gate
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Abstract
(57)【要約】
【目的】 本発明は、ウエイト機能を持たないマイクロ
プロセッサに対してウエイト機能を持たせるマイクロプ
ロセッサのウエイト制御システムを提供することを目的
とする。 【構成】 マイクロプロセッサ４では、ＯＲゲート３に
ウエイト発生回路６からウエイト要求信号ｅが入力され
ると、そのウエイト要求信号ｅにより設定される基本ク
ロック数分のクロック信号ｂの供給が停止され、周辺回
路５に対する外部アクセス信号ｃの出力を待機状態とす
る。
プロセッサに対してウエイト機能を持たせるマイクロプ
ロセッサのウエイト制御システムを提供することを目的
とする。 【構成】 マイクロプロセッサ４では、ＯＲゲート３に
ウエイト発生回路６からウエイト要求信号ｅが入力され
ると、そのウエイト要求信号ｅにより設定される基本ク
ロック数分のクロック信号ｂの供給が停止され、周辺回
路５に対する外部アクセス信号ｃの出力を待機状態とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサか
ら外部機器へのアクセスをウエイト動作を制御するため
のマイクロプロセッサのウエイト制御システムに関す
る。
ら外部機器へのアクセスをウエイト動作を制御するため
のマイクロプロセッサのウエイト制御システムに関す
る。
【０００２】
【従来の技術】従来、マイクロプロセッサでは、処理速
度が異なる周辺回路との間で処理速度の調和を図るた
め、その処理速度が異なる周辺回路に対して一定期間ア
クセスを停止するウエイト処理機能を備えたものがあ。
このようなマイクロプロセッサでは、そのウエイト処理
を外部からのウエイト要求信号を受け付けるようにウエ
イト端子を設けており、このウエイト端子に所定のウエ
イト信号を与えることによってマイクロプロセッサ内部
でダミーサイクル等が生成されて周辺回路へアクセスす
るタイミングに遅延処理が行われている。
度が異なる周辺回路との間で処理速度の調和を図るた
め、その処理速度が異なる周辺回路に対して一定期間ア
クセスを停止するウエイト処理機能を備えたものがあ。
このようなマイクロプロセッサでは、そのウエイト処理
を外部からのウエイト要求信号を受け付けるようにウエ
イト端子を設けており、このウエイト端子に所定のウエ
イト信号を与えることによってマイクロプロセッサ内部
でダミーサイクル等が生成されて周辺回路へアクセスす
るタイミングに遅延処理が行われている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のマイクロプロセッサにあっては、上記ウエイ
ト機能を備えていないものもあり、この場合はウエイト
がかけられないため、周辺回路の処理速度が同一のもの
を選択して構成しなければならず、また、要求される機
能によっては、マイクロプロセッサに合わせた周辺回路
を改めて設計する等の事態が発生し、マイクロプロセッ
サを中心に構成する電子機器等の製造コストを高めると
いう問題点があった。
うな従来のマイクロプロセッサにあっては、上記ウエイ
ト機能を備えていないものもあり、この場合はウエイト
がかけられないため、周辺回路の処理速度が同一のもの
を選択して構成しなければならず、また、要求される機
能によっては、マイクロプロセッサに合わせた周辺回路
を改めて設計する等の事態が発生し、マイクロプロセッ
サを中心に構成する電子機器等の製造コストを高めると
いう問題点があった。
【０００４】本発明は、ウエイト機能を持たないマイク
ロプロセッサに対してウエイト機能を持たせるマイクロ
プロセッサのウエイト制御システムを提供することを目
的とする。
ロプロセッサに対してウエイト機能を持たせるマイクロ
プロセッサのウエイト制御システムを提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明は、予め決められ
たクロックが供給されると、このクロックタイミングに
基づいて外部機器にアクセスするマイクロプロセッサ
と、前記クロックが供給されると、前記マイクロプロセ
ッサへのクロックの供給を禁止する期間を当該クロック
数に基づいて設定するウエイト信号を生成するウエイト
信号生成回路と、を備え、前記ウエイト信号生成回路に
おいてウエイト信号を生成し、当該ウエイト信号を前記
マイクロプロセッサに対して出力し、当該マイクロプロ
セッサの前記外部機器に対するアクセスを当該ウエイト
信号により設定されるクロック数分待機させることを特
徴としている。
たクロックが供給されると、このクロックタイミングに
基づいて外部機器にアクセスするマイクロプロセッサ
と、前記クロックが供給されると、前記マイクロプロセ
ッサへのクロックの供給を禁止する期間を当該クロック
数に基づいて設定するウエイト信号を生成するウエイト
信号生成回路と、を備え、前記ウエイト信号生成回路に
おいてウエイト信号を生成し、当該ウエイト信号を前記
マイクロプロセッサに対して出力し、当該マイクロプロ
セッサの前記外部機器に対するアクセスを当該ウエイト
信号により設定されるクロック数分待機させることを特
徴としている。
【０００６】
【作用】本発明によれば、予め決められたクロックが供
給されると、このクロックタイミングに基づいて外部機
器にアクセスするマイクロプロセッサと、前記クロック
が供給されると、前記マイクロプロセッサへのクロック
の供給を禁止する期間を当該クロック数に基づいて設定
するウエイト信号を生成するウエイト信号生成回路と、
を備え、前記ウエイト信号生成回路においてウエイト信
号が生成され、当該ウエイト信号が前記マイクロプロセ
ッサに対して出力され、当該マイクロプロセッサの前記
外部機器に対するアクセスを当該ウエイト信号により設
定されるクロック数分待機させる。
給されると、このクロックタイミングに基づいて外部機
器にアクセスするマイクロプロセッサと、前記クロック
が供給されると、前記マイクロプロセッサへのクロック
の供給を禁止する期間を当該クロック数に基づいて設定
するウエイト信号を生成するウエイト信号生成回路と、
を備え、前記ウエイト信号生成回路においてウエイト信
号が生成され、当該ウエイト信号が前記マイクロプロセ
ッサに対して出力され、当該マイクロプロセッサの前記
外部機器に対するアクセスを当該ウエイト信号により設
定されるクロック数分待機させる。
【０００７】したがって、ウエイト機能を持たないマイ
クロプロセッサに対しても本発明を適用することにより
ウエイト機能を簡単に付与することができ、処理速度が
遅い周辺機器でもシステムに組み込むことができ、マイ
クロプロセッサに接続する周辺機器の選択幅が広がって
電子機器を構成するシステムのコストを確実に低減する
ことができる。
クロプロセッサに対しても本発明を適用することにより
ウエイト機能を簡単に付与することができ、処理速度が
遅い周辺機器でもシステムに組み込むことができ、マイ
クロプロセッサに接続する周辺機器の選択幅が広がって
電子機器を構成するシステムのコストを確実に低減する
ことができる。
【０００８】
【実施例】以下、図１〜図４を参照して実施例を説明す
る。
る。
【０００９】図１〜図４は、本発明のマイクロプロセッ
サのウエイト制御システムを適用した電子機器の一実施
例を示す図である。
サのウエイト制御システムを適用した電子機器の一実施
例を示す図である。
【００１０】まず、構成を説明する。
【００１１】図１は、電子機器のブロック構成図であ
る。この図１において、電子機器１は、発振器２、ＯＲ
ゲート３、マイクロプロセッサ４及び周辺回路５により
構成される。
る。この図１において、電子機器１は、発振器２、ＯＲ
ゲート３、マイクロプロセッサ４及び周辺回路５により
構成される。
【００１２】発振器２は、電子機器１内の各部における
動作タイミングを設定するクロック信号を生成するため
の基本クロック信号ａを発振してＯＲゲート３及び周辺
回路５に出力する。
動作タイミングを設定するクロック信号を生成するため
の基本クロック信号ａを発振してＯＲゲート３及び周辺
回路５に出力する。
【００１３】ＯＲゲート３は、発振器２から入力される
基本クロック信号ａに応じてクロック信号ｂをマイクロ
プロセッサ４のクロック端子ＣＫに供給するとともに、
後述する周辺回路５内のクロック停止回路６から入力さ
れるウエイト要求信号ｅと基本クロック信号ａとの論理
和によりクロック信号ｂのマイクロプロセッサ４のクロ
ック端子ＣＫへの供給を停止する。
基本クロック信号ａに応じてクロック信号ｂをマイクロ
プロセッサ４のクロック端子ＣＫに供給するとともに、
後述する周辺回路５内のクロック停止回路６から入力さ
れるウエイト要求信号ｅと基本クロック信号ａとの論理
和によりクロック信号ｂのマイクロプロセッサ４のクロ
ック端子ＣＫへの供給を停止する。
【００１４】マイクロプロセッサ４は、ＯＲゲート３か
らクロック端子ＣＫに入力されるクロック信号ｂのクロ
ックタイミングに基づいて外部アクセス信号ｃを周辺回
路５に出力するとともに、その外部アクセス信号ｃのア
クセスタイミングによりシステムバスｄを介して周辺回
路５との間で各種データを授受して各種処理を実行す
る。また、マイクロプロセッサ４では、ＯＲゲート３に
後述するウエイト発生回路６からウエイト要求信号ｅが
入力されると、そのウエイト要求信号ｅにより設定され
る基本クロック数分のクロック信号ｂの供給が停止さ
れ、周辺回路５に対する外部アクセス信号ｃの出力を待
機状態とする。
らクロック端子ＣＫに入力されるクロック信号ｂのクロ
ックタイミングに基づいて外部アクセス信号ｃを周辺回
路５に出力するとともに、その外部アクセス信号ｃのア
クセスタイミングによりシステムバスｄを介して周辺回
路５との間で各種データを授受して各種処理を実行す
る。また、マイクロプロセッサ４では、ＯＲゲート３に
後述するウエイト発生回路６からウエイト要求信号ｅが
入力されると、そのウエイト要求信号ｅにより設定され
る基本クロック数分のクロック信号ｂの供給が停止さ
れ、周辺回路５に対する外部アクセス信号ｃの出力を待
機状態とする。
【００１５】周辺回路５は、マイクロプロセッサ４から
入力される外部アクセス信号ｃのアクセスタイミングに
応じてシステムバスｄを介してマイクロプロセッサ４と
の間で各種データを授受し、所定の処理を実行する。
入力される外部アクセス信号ｃのアクセスタイミングに
応じてシステムバスｄを介してマイクロプロセッサ４と
の間で各種データを授受し、所定の処理を実行する。
【００１６】また、周辺回路５内には、図２に示すよう
に、ウエイト発生回路６が設けられており、フリップフ
ロップ回路６ａ、インバータ６ｂ及びＮＯＲゲート６ｃ
により構成されている。このウエイト発生回路６は、発
振器２から入力される基本クロック信号ａ及びマイクロ
プロセッサ４から入力される外部アクセス信号ｃに基づ
いてウエイト要求信号ｅを生成してＯＲゲート３に出力
する。
に、ウエイト発生回路６が設けられており、フリップフ
ロップ回路６ａ、インバータ６ｂ及びＮＯＲゲート６ｃ
により構成されている。このウエイト発生回路６は、発
振器２から入力される基本クロック信号ａ及びマイクロ
プロセッサ４から入力される外部アクセス信号ｃに基づ
いてウエイト要求信号ｅを生成してＯＲゲート３に出力
する。
【００１７】次に、動作を説明する。
【００１８】まず、通常動作時の上記基本クロック信号
ａ、クロック信号ｂ及び外部アクセス信号ｃの関係を図
３に示す各信号のタイミングチャートを参照して説明す
る。図３において、発振器２から出力される基本ゲート
信号ａは、ＯＲゲート３を通してそのままクロック信号
ｂとしてマイクロプロセッサ４に供給される。マイクロ
プロセッサ４では、ＯＲゲート３から供給されるクロッ
ク信号ｂの立上りタイミングに同期して外部アクセス信
号ｃが“Ｈｉ”レベルとなって周辺回路５へのアクセス
を開始し、その後、３発目のクロック信号ｂの立ち下が
りで“Ｌｏ”レベルになって周辺回路５へのアクセスを
終了する。
ａ、クロック信号ｂ及び外部アクセス信号ｃの関係を図
３に示す各信号のタイミングチャートを参照して説明す
る。図３において、発振器２から出力される基本ゲート
信号ａは、ＯＲゲート３を通してそのままクロック信号
ｂとしてマイクロプロセッサ４に供給される。マイクロ
プロセッサ４では、ＯＲゲート３から供給されるクロッ
ク信号ｂの立上りタイミングに同期して外部アクセス信
号ｃが“Ｈｉ”レベルとなって周辺回路５へのアクセス
を開始し、その後、３発目のクロック信号ｂの立ち下が
りで“Ｌｏ”レベルになって周辺回路５へのアクセスを
終了する。
【００１９】次に、ウエイト発生時の上記基本クロック
信号ａ、クロック信号ｂ、外部アクセス信号ｃ及びウエ
イト要求信号ｅの関係を図４に示す各信号のタイミング
チャートを参照して説明する。
信号ａ、クロック信号ｂ、外部アクセス信号ｃ及びウエ
イト要求信号ｅの関係を図４に示す各信号のタイミング
チャートを参照して説明する。
【００２０】図４において、発振器２からＯＲゲート３
を通してマイクロプロセッサ４に供給されるクロック信
号ｂの立上りに応じてマイクロプロセッサ４から外部ア
クセス信号ｃが周辺回路５に入力されると、ウエイト発
生回路６では、その外部アクセス信号ｃの立上り（図中
Ｔ１のタイミング）によりウエイト要求信号ｅを“Ｈ
ｉ”レベルにしてＯＲゲート３に出力する。このウエイ
ト要求信号ｅを“Ｈｉ”レベルにすることにより、先に
ＯＲゲート３に入力されている基本クロック信号ａが
“Ｌｏ”レベルに変化してもクロック信号ｂは、“Ｈ
ｉ”レベルに固定されたままとなる。
を通してマイクロプロセッサ４に供給されるクロック信
号ｂの立上りに応じてマイクロプロセッサ４から外部ア
クセス信号ｃが周辺回路５に入力されると、ウエイト発
生回路６では、その外部アクセス信号ｃの立上り（図中
Ｔ１のタイミング）によりウエイト要求信号ｅを“Ｈ
ｉ”レベルにしてＯＲゲート３に出力する。このウエイ
ト要求信号ｅを“Ｈｉ”レベルにすることにより、先に
ＯＲゲート３に入力されている基本クロック信号ａが
“Ｌｏ”レベルに変化してもクロック信号ｂは、“Ｈ
ｉ”レベルに固定されたままとなる。
【００２１】すなわち、図中Ｔ１のタイミングでは、ウ
エイト発生回路６内のフリップフロップ６ａの動作によ
り外部アクセス信号ｃの“Ｈｉ”レベル状態がラッチさ
れ、その“Ｈｉ”レベルのウエイト要求信号ｅがＯＲゲ
ート３に入力されている期間は、そのＴ１のタイミング
で入力された基本クロック信号ａの変化に係わらずＯＲ
ゲートからマイクロプロセッサ４に供給されるクロック
信号ｂは、“Ｈｉ”レベルに固定されることになる。
エイト発生回路６内のフリップフロップ６ａの動作によ
り外部アクセス信号ｃの“Ｈｉ”レベル状態がラッチさ
れ、その“Ｈｉ”レベルのウエイト要求信号ｅがＯＲゲ
ート３に入力されている期間は、そのＴ１のタイミング
で入力された基本クロック信号ａの変化に係わらずＯＲ
ゲートからマイクロプロセッサ４に供給されるクロック
信号ｂは、“Ｈｉ”レベルに固定されることになる。
【００２２】次いで、発振器２からウエイト発生回路６
に入力される次の基本クロック信号ａの立上り（図中Ｔ
２のタイミング）によりフリップフロップ６ａの出力レ
ベルが“Ｈｉ”レベルになると、ウエイト要求信号ｅが
“Ｌｏ”レベルになり、クロック信号ｂは、ＯＲゲート
３を通して入力される基本クロック信号ａに応じた信号
となってマイクロプロセッサ４に供給される。このた
め、外部アクセス信号ｃは、そのタイミングＴ２に入力
された基本クロック信号ａによるクロック信号ｂが立ち
下がり“Ｌｏ”レベルになってから３発目のクロック信
号ｂの立上り“Ｈｉ”レベルになるまで継続して周辺回
路５に出力される。
に入力される次の基本クロック信号ａの立上り（図中Ｔ
２のタイミング）によりフリップフロップ６ａの出力レ
ベルが“Ｈｉ”レベルになると、ウエイト要求信号ｅが
“Ｌｏ”レベルになり、クロック信号ｂは、ＯＲゲート
３を通して入力される基本クロック信号ａに応じた信号
となってマイクロプロセッサ４に供給される。このた
め、外部アクセス信号ｃは、そのタイミングＴ２に入力
された基本クロック信号ａによるクロック信号ｂが立ち
下がり“Ｌｏ”レベルになってから３発目のクロック信
号ｂの立上り“Ｈｉ”レベルになるまで継続して周辺回
路５に出力される。
【００２３】すなわち、ウエイト要求信号ｅの発生時に
は、外部アクセス信号ｃは、基本クロック信号ａの１周
期長分長くなり、周辺回路５に対するアクセスが１基本
クロック分ウエイトがかけられたことになる。
は、外部アクセス信号ｃは、基本クロック信号ａの１周
期長分長くなり、周辺回路５に対するアクセスが１基本
クロック分ウエイトがかけられたことになる。
【００２４】したがって、ウエイト機能を持たないマイ
クロプロセッサに対しても本発明を適用することにより
ウエイト機能を簡単に付与することができ、処理速度が
遅い周辺機器でもシステムに組み込むことができ、マイ
クロプロセッサに接続する周辺機器の選択幅が広がって
電子機器を構成するシステムのコストを確実に低減する
ことができる。
クロプロセッサに対しても本発明を適用することにより
ウエイト機能を簡単に付与することができ、処理速度が
遅い周辺機器でもシステムに組み込むことができ、マイ
クロプロセッサに接続する周辺機器の選択幅が広がって
電子機器を構成するシステムのコストを確実に低減する
ことができる。
【００２５】なお、上記実施例では、ウエイト発生回路
においてフリップフロップを１個設けてマイクロプロセ
ッサに１クロック分のウエイト動作を行わせるようにし
たが、フリップフロップを２個、３個と増やすことによ
って２クロック分あるいは３クロック分のウエイト動作
を行わせることも可能である。
においてフリップフロップを１個設けてマイクロプロセ
ッサに１クロック分のウエイト動作を行わせるようにし
たが、フリップフロップを２個、３個と増やすことによ
って２クロック分あるいは３クロック分のウエイト動作
を行わせることも可能である。
【００２６】
【発明の効果】本発明によれば、ウエイト機能を持たな
いマイクロプロセッサに対しても本発明を適用すること
によりウエイト機能を簡単に付与することができ、処理
速度が遅い周辺機器でもシステムに組み込むことがで
き、マイクロプロセッサに接続する周辺機器の選択幅が
広がって各種電子機器を構成するシステムのコストを確
実に低減することができる。
いマイクロプロセッサに対しても本発明を適用すること
によりウエイト機能を簡単に付与することができ、処理
速度が遅い周辺機器でもシステムに組み込むことがで
き、マイクロプロセッサに接続する周辺機器の選択幅が
広がって各種電子機器を構成するシステムのコストを確
実に低減することができる。
【図１】本発明のマイクロプロセッサのウエイト制御シ
ステムを適用した電子機器のブロック構成図。
ステムを適用した電子機器のブロック構成図。
【図２】図１の周辺回路に内蔵されるウエイト発生回路
の回路図。
の回路図。
【図３】通常動作時の図１の電子機器内の各部における
信号のタイミングチャート。
信号のタイミングチャート。
【図４】ウエイト発生時の図１の電子機器内の各部にお
ける信号のタイミングチャート。
ける信号のタイミングチャート。
１ 電子機器 ２ 発振器 ３ ＯＲゲート ４ マイクロプロセッサ ５ 周辺回路 ６ ウエイト発生回路 ６ａ フリップフロップ ６ｂ インバータ ６ｃ ＮＯＲゲート
Claims (1)
- 【請求項１】予め決められたクロックが供給されると、
このクロックタイミングに基づいて外部機器にアクセス
するマイクロプロセッサと、 前記クロックが供給されると、前記マイクロプロセッサ
へのクロックの供給を禁止する期間を当該クロック数に
基づいて設定するウエイト信号を生成するウエイト信号
生成回路と、 を備え、前記ウエイト信号生成回路においてウエイト信
号を生成し、当該ウエイト信号を前記マイクロプロセッ
サに対して出力し、当該マイクロプロセッサの前記外部
機器に対するアクセスを当該ウエイト信号により設定さ
れるクロック数分待機させることを特徴とするマイクロ
プロセッサのウエイト制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28742693A JPH07121366A (ja) | 1993-10-22 | 1993-10-22 | マイクロプロセッサのウエイト制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28742693A JPH07121366A (ja) | 1993-10-22 | 1993-10-22 | マイクロプロセッサのウエイト制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07121366A true JPH07121366A (ja) | 1995-05-12 |
Family
ID=17717177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28742693A Pending JPH07121366A (ja) | 1993-10-22 | 1993-10-22 | マイクロプロセッサのウエイト制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121366A (ja) |
-
1993
- 1993-10-22 JP JP28742693A patent/JPH07121366A/ja active Pending
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