JPH0143392B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は中央処理装置（CPU）を内部に有す
る情報処理装置に関し、特に外部に接続されたメ
モリや入出力装置（Ｉ／Ｏ装置という）との間で
データの転送を可能とする情報処理装置に関す
る。

通常、上記情報処理装置は外部の装置（メモリ
やＩ／Ｏ装置）とデータの転送を行う場合には、
外部装置へデータ読み出し制御信号（以下、リー
ド信号という）及びデータ書き込み制御信号（以
下、ライト信号という）を発生して、データの受
け渡しの期間を設定するように構成されている。
しかしながら、このリード及びライト信号の発生
期間は情報処理装置が指定する外部装置の能力、
特にこの外部装置にリード信号が入力されてデー
タを読み出し、これを情報処理装置が受け取るま
でに要される期間、及び外部装置にライト信号が
入力されてCPUがデータ転送し、外部装置がそ
のデータを書き込むまでの期間（これらをアクセ
スタイムという）で決定され、このアクセスタイ
ムは外部装置によつて異なる場合がある。従つ
て、アクセスタイムの異なる種々の外部装置に対
応できるように、CPUのリード及びライト信号
の出力期間（サイクル）を変化せしめる装置を外
部に設けなければならなかつた。リード及びライ
トサイクルを変化せしめる方法としては、CPU
のタイミング制御信号を作る基本クロツク信号を
CPUの外部に導出し、その数が別途設定した所
定の値になるまでタイミング制御信号の発生を遅
延させるもの、又クロツク信号を入力とするシフ
トレジスタ回路を外部に設けて、シフトレジスタ
のシフト期間中CPUを停止状態にしてその間に、
リード、ライト動作を実行するもの等がある。

しかしながら、いずれもクロツク信号を利用し
た制御装置を外部に付加しなければならないの
で、相互の接続関係を複雑化するとともに、情報
処理装置に余分な端子を設けなければならないと
いう不都合も生じていた。特に、情報処理装置か
らクロツク信号が外部に出力されていない場合
や、特別なシステムクロツクが使用できない場合
には、上述の制御装置の他に新たにCPUと同期
したクロツク信号の発生装置を設けなければなら
ず、ますます回路構成を複雑にするばかりでな
く、使用する部品数を増やしコスト高の原因とも
なる。

また、クロツクを使用しないでアナログ遅延回
路を用いてCPUに外部から停止信号を供給する
ものもあるが停止信号発生期間の不変的な調整が
不可能な為、誤動作の原因となり信頼性の低下に
つながるという欠点があつた。

本発明の目的は上述の諸欠点を克服して、外部
に制御装置を設けることなくリード、ライトサイ
クルの可変調整を容易にした情報処理装置を提供
する事にある。

本発明は、中央処理装置の処理サイクル（マシ
ンサイクル）を制御し、リード信号及びライト信
号をそれぞれ出力するタイミング制御回路と、任
意の数値を格納する数値格納回路と、前記リード
信号及び前記ライト信号に同期して前記中央処理
装置の内部クロツクを計数する計数回路と、この
計数回路の計数値が前記数値格納回路に設定され
た数値と等しくなると制御信号を発生するフリツ
プフロツプ回路と、ウエイト制御の要否をアドレ
ス情報に基いて検出する検出回路と、ウエイト否
の場合は前記フリツプフロツプ回路の出力を非選
択にしてウエイト期間を設けず、ウエイト要の場
合のみ前記フリツプフロツプ回路から制御信号が
出力まで前記タイミング制御回路をウエイト状態
にする回路とを有する。

以下に、図面を参照して本発明の一実施例を詳
細に説明する。

本発明の一実施例が第１図の要部構成図、第２
図のシステム構成図及び３，４図のタイミング図
に示されている。第１図において、タイミング制
御回路１０１、ウエイト制御回路１０２、パルス
発生回路１０３は情報処理装置を構成する同一チ
ツプ上に集積化されている。タイミング制御回路
１０１は情報処理装置のマシンサイクル（命令実
行サイクル）を制御する回路で、特にリードサイ
クル時には外部に接続されるメモリあるいは入出
力装置がデータバス上にデータを出力するタイミ
ングと、情報処理装置がデータバス上に出力され
たデータを内部に取り込むタイミングの制御をす
るリード制御信号１１８を発生する。また、ライ
トサイクル時には、情報処理装置がデータバス上
にデータを出力するタイミング、及びメモリや入
出力装置にデータバス上の出力データを書き込む
タイミングを制御するライト制御信号１１９を発
生する。また、ウエイト（停止）制御回路１０２
からウエイト要求信号が入力されると、内部状態
を実行中のリードサイクルまたはライトサイクル
からウエイト状態に移しそのサイクルを延長させ
る。リード制御信号１１８はリード信号出力端子
１２０より、又ライト制御信号１１９はライト信
号出力端子１２１より外部へ導出されている。ウ
エイト制御回路１０２は、リード制御信号１１８
及びライト制御信号１１９がアクテイブの期間、
ウエイト信号入力端子１１７からの入力信号をタ
イミング制御回路１０１に伝達する回路である。
パルス発生回路１０３は外部のメモリ、入出力装
置のアクセスタイムに適したウエイト要求信号を
作り出すためのプログラマブルパルス発生回路
で、リード制御信号１１８及びライト制御信号１
１９に同期して制御パルスを出力する。本実施例
ではリード制御信号１１８及びライト制御信号１
１９がアクテイブになつた後、パルス発生回路１
０３からパルスが出力されるまでの期間はあらか
じめラツチ１０４に記憶されている内容で決定さ
れるように構成している。

パルス発生回路１０３に内蔵されているリード
制御信号１１８とライト制御信号１１９を２入力
とするナンドゲート１０６の出力はＲ―Ｓフリツ
プフロツプ１０８の入力１０９と、内部ク
ロツク１２３を１入力とする２入力ナンドゲート
１０７の他の入力と、インバータ１１１を介して
バイナリカウンタ１０５のロード入力１１２とに
接続されている。２入力ナンドゲート１０７の出
力はバイナリカウンタ１０５のカウントダウン入
力１１３に、又バイナリカウンタ１０５のポロー
出力１２４はＲ―Ｓフリツプフロツプ１０８の
RFSFT入力１１０に接続されている。Ｒ―Ｓフ
リツプフロツプ１０８のＱ出力１１４がバツフア
アンプ１２２を介してウエイト信号出力端子１１
５より情報処理装置の外部に導出されている。

第２図は、本発明に基づく情報処理装置とアク
セス時間の遅いメモリとアクセス時間の早いメモ
リから成るシステムの構成図である。

本発明に基づくウエイト制御回路１０２とパル
ス発生回路１０３とを内蔵した情報処理装置２０
１は、ウエイト信号出力端子２１５を有し、この
端子よりウエイト制御信号２０３が出力される。
メモリ２０６はウエイト制御信号２０３を必要と
しないアクセス時間の早いメモリである。メモリ
２０７はウエイト制御信号２０３を必要とするア
クセス時間の遅いメモリである。アドレス線２０
８に情報処理装置２０１がアクセスするメモリの
番地信号が出力されると、メモリ選択回路２０９
はメモリ２０６が選択された場合には選択信号２
１０をアクテイブにし、メモリ２０７が選択され
た場合には選択信号２１１をアクテイブにする。
ウエイト制御信号２０３とインバータ２１４を介
したメモリ２０７の選択信号２１１とは、２入力
アンドゲート２０４に入力され、その出力はウエ
イト信号入力端子２１７に接続されている。

以下にリードサイクルについて詳細に動作説明
を行なうが、ライトサイクルの場合も同様であ
る。リードサイクル時はライト制御信号は常にイ
ンアクテイブレベル“１”である。リード制御信
号１１８がインアクテイブレベル“１”の場合に
は、２入力ナンドゲート１０６の出力はロウレベ
ルである。この状態では、２入力ナンドゲート１
０７の１入力にロウレベルが入力される為、内部
クロツク１２３は選択されず、バイナリダウンカ
ウンタ１０５のカウントダウン入力１１３には、
ハイレベルが、またロード入力１１２にはインバ
ータ１１１を介してハイレベルが入力される。し
たがつてこの時はバイナリダウンカウンタ１０５
のポロー出力１２４からはインアクテイブレベル
“１”が出力され、Ｒ―Ｓフリツプフロツプ１０
８の入力１１０に入力される。入力
１０９にはアクテイブレベル“０”が入力されて
いる為、Ｑ出力１１４からはインアクテイブレベ
ル“１”が出力され、ウエイト信号出力端子１１
５より情報処理装置の外部に出力される。第２図
ではこれが端子２１５から出力される信号２０３
に対応している。

第３図にタイミング図を示すように情報処理装
置２０１がメモリ２０６またはメモリ２０７をア
クセスする為に、アドレス線２０８に番地信号を
t500のタイミングで出力した後、リード制御信号
１１８がt501のタイミングでアクテイブレベル
“０”になるまでは、バイナリダウンカウンタ１
０５のカウントダウン入力１１３にはハイレベル
が入力されてカウントは行なわれず、ポロー出力
１２４からインアクテイブレベル“１”が出力さ
れる。Ｒ―Ｓフリツプフロツプ１０８の
入力１１０にインアクテイブレベル“１”が、ま
た入力１０９にはアクテイブレベル“０”
が入力され、Ｑ出力１１４からは、インアクテイ
ブレベル“１”が出力される。第３図及び第４図
でt501，t711，t721のタイミングでリード制御信
号１１８がアクテイブレベル“０”に変化する
と、２入力ナンドゲート１０６の出力が反転し、
Ｒ―Ｓフリツプフロツプ１０８の入力１０
９にはインアクテイブレベル“１”が入力され
る。又、２入力ナンドゲート１０７の１入力にハ
イレベルが入力される為に、内部クロツク１２３
が選択されバイナリダウンカウンタ１０５のカウ
ントダウン入力１１３には内部クロツク１２３の
反転したクロツク信号が入力される。ロード入力
１１２にはインバータ１１１を介してロウレベル
が入力され、t501のタイミングで生じるロード入
力１１２のレベルの立ち下がりに同期して、ラツ
チ出力がバイナリダウンカウンタ１０５のデータ
入力１１６から入力される。t501のタイミングで
バイナリダウンカウンタ１０５に入力されたデー
タは、カウントダウン入力１１３からのクロツク
信号の立ち上がりに同期してカウントダウンされ
る。カウントダウンを実行し、ポローが発生する
とポロー出力１２４からt502のタイミングでアク
テイブレベル“０”のパルスが出力される。この
パルスはＲ―Ｓフリツプフロツプ１０８の
RESET入力１１０に入力され、Ｑ出力１１４は
反転してアクテイブレベル“０”が出力され、ウ
エイト信号出力端子１１５（２１５）より情報処
理装置２０１の外部に出力される。

情報処理装置２０１が、ウエイト制御信号を必
要としないアクセス時間の早いメモリをアクセス
する場合も、また、ウエイト制御信号を必要とす
るアクセス時間の遅いメモリをアクセスする場合
も、パルス発生回路はリード制御信号１１８に同
期して制御パルス発生の動作（カウントダウン動
作）を実行する。

第４図に示すように、情報処理装置２０１がア
クセス時間が早くウエイト制御信号を必要としな
いメモリ２０６からデータを読み込む場合には、
アドレス線２０８にメモリ２０６の番地信号が
t710のタイミングでT715の期間出力される。メ
モリ選択回路２０９はメモリ２０６の選択信号２
１０をT715の期間アクテイブレベル“０”にす
る。この時は２入力アンドゲート２０４の１入力
にメモリ２０７の選択信号２１１のインバータ２
１４を経た出力“０”が入力されている為、ウエ
イト制御信号２０３は選択されず、ウエイト信号
入力端子（１１７）２１７にはインアクテイブレ
ベル“０”がT715の期間入力される。

また、情報処理装置２０１がアクセス時間が遅
くウエイト制御信号を必要とするメモリ２０７か
らデータを読み込む場合には、アドレス線２０８
にメモリ２０７の番地信号がt720のタイミングで
T725の期間出力される。メモリ選択回路２０９
はメモリ２０７の選択信号２１１をT725の期間
アクテイブレベル“０”にする。２入力アンドゲ
ート２０４の１入力である選択信号２１１のＱイ
ンバータ２１４を経た出力が“１”の為、ウエイ
ト制御信号２０３が選択されて、ウエイト信号入
力端子１１７（２１７）にはウエイト信号出力端
子１１５（２１５）からの出力がそのまま入力さ
れるのと等価になる。

ウエイト制御回路１０２はリード制御信号１１
８がアクテイブ“０”の期間、情報処理装置２０
１の外部から導入されるウエイト信号入力端子１
１７（２１７）の入力状態をタイミング制御回路
１０１に伝達する。タイミング制御回路１０１は
t713，t723のタイミングでウエイト信号入力端子
１１７（２１７）の入力状態を調べ、アクテイブ
レベル“１”の時は内部状態を現在実行中のリー
ドサイクルからウエイト状態に移し、リード制御
信号１１８を変化させずにデータ線２１２上のデ
ータの取り込みを保留する。この保留時間（ウエ
イト時間）はラツチ回路に予め設定されている数
値に対応する時間であり、すなわちバイナリカウ
ンタ１０５からボロー出力が出てフリツプフロツ
プ回路１０８がリセツトされるまでの期間であ
る。フリツプフロツプ回路１０８がリセツトされ
るとＱ出力１１４がインアクテイブレベル“０”
となりウエイト制御入力端子１１７（２１７）に
はウエイト終了を指示する信号（レベル“０”）
が入力される。

タイミング制御回路１０１はウエイト信号入力
端子１１７（２１７）にインアクテイブレベル
“０”が入力されている事を検出すると、ウエイ
ト状態からリードサイクルに内部状態を戻し、
t504のタイミングでリード制御信号１１８をイン
アクテイブレベル“１”に変化させ、このタイミ
ングに同期してデータ線２１２上の出力データを
情報処理装置２０１の内部に取り込む。ウエイト
信号を必要としないアクセス時間の早いメモリ２
０６をアクセスする場合には、ウエイト信号入力
端子１１７（２１７）にはインアクテイブレベル
“０”が入力されている為、タイミング制御回路
１０１は内部状態をリードサイクルからウエイト
状態に移す事なく、データ線２１２上の出力デー
タをt714のタイミングで情報処理装置２０１の内
部に取り込む。また、ウエイト信号を必要とする
アクセス時間の遅いメモリ２０７をアクセスする
場合には、ウエイト信号入力端子１１７（２１
７）にはウエイト信号出力端子１１５（２１５）
の出力がそのまま入力されるので、タイミング制
御回路１０２は内部状態をリードサイクルからラ
ツチ１０４に記憶された期間分だけウエイト状態
に移す。その後再びt502に対応するt722のタイミ
ングで内部状態をウエイト状態からリードサイク
ルに戻し、t724のタイミングで、リード制御信号
をインアクテイブレベルに戻してこの変化に同期
してデータ線２１２上の出力データを情報処理装
置２０１の内部に取り込む。

リード制御信号１１８がインアクテイブレベル
“１”に戻ると２入力ナンドゲート１０６の出力
がロウレベルに変わりＲ―Ｓフリツプフロツプ１
０８の入力１０９にはアクテイブレベル
“０”が入力される。Ｑ出力１１４からはアクテ
イブレベル“１”が出力され、ウエイト信号出力
端子１１５から“１”が出力される。また、２入
力ナンドゲート１０７の１入力にロウレベルが入
力され、他入力の内部クロツク１２３が選択され
なくなり、バイナリダウンカウンタ１０５はカウ
ントダウンを停止する。

第１図、第２図で示された実施例においては、
情報処理装置のウエイト信号出力端子からリード
制御信号及びライト制御信号に同期して、ウエイ
ト制御に必要なパルスが出力される為、特別にウ
エイト信号発生回路を外部に設ける必要がなく、
使用部品数を減らすと共にコストを軽減できると
いう大きな利点がある。

尚、第２図で情報処理装置チツプ２０１の外部
に示したインバータ２１４及びANDゲート２０
４は情報処理装置チツプ２０１の中に組み込んで
もよい。この場合にはチツプの端子数が１本省略
できる。

【図面の簡単な説明】

第１図は本発明の一実施例の要部構成図、第２
図は本発明に基づく情報処理装置を使用したシス
テム構成図、第３図及び第４図は夫々タイミング
図である。 ２０１…情報処理装置、１１８…リード制御信
号、２０６…アクセス時間の早いメモリ、２０７
…アクセス時間の遅いメモリ、２０８…アドレス
線、２０９…メモリ選択回路、２１１，２１０…
メモリ選択信号、２１２…データ線、２０４…２
入力アンドゲート、１１７，２１７…ウエイト信
号入力端子、１０１…タイミング制御回路、１０
２…ウエイト制御回路、１０３…パルス発生回
路、１０４…ラツチ、１０５…バイナリダウンカ
ウンタ、１０６，１０７…２入力ナンドゲート、
１０８…Ｓ―Ｒフリツプフロツプ、１０９…
SET入力、１１０…RESET入力、１１１…イン
バータ、１１２…ロード入力、１１３…カウント
ダウン入力、１１４…Ｑ出力、１１５…ウエイト
信号出力端子、１１６…データ入力、１１９…ラ
イト制御信号、１２０…リード信号出力端子、１
２１…ライト信号出力端子、１２２…バツフアア
ンプ。

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置の処理を規定するマシンサイク
   ルを制御し、データの読出しあるいは書込み制御
   信号を出力するタイミング制御回路と、所定の数
   値を記憶する記憶手段および前記読出し制御信号
   あるいは書込み制御信号に同期して計数を開始す
   る計数手段並びにこの計数手段の計数値が前記記
   憶手段に設定された前記数値に達するまでの間は
   ウエイトを指示する信号を発生し、前記数値に達
   した時にウエイト終了を指示する信号を出力する
   手段を有するパルス発生回路と、アドレス情報を
   検出して当該アドレス情報がウエイトを必要とす
   るアドレス情報か否かを検出する検出回路と、前
   記検出回路がウエイト不要を検出した時は前記パ
   ルス発生回路から出力される信号を非選択として
   ウエイト期間を設けず、前記検出回路がウエイト
   要を検出した時のみ前記パルス発生回路から前記
   ウエイト終了を指示する信号が出力されるまでの
   間前記タイミング制御回路をウエイト状態にする
   制御回路とを有することを特徴とする情報処理装
   置。