JPH0568750B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は中央処理装置（以下“CPU”という）
の停止制御を行うマイクロコンピユータに関す
る。

従来の技術 一般に、マイクロコンピユータは、CPUと周
辺装置とによつて構成されている。CPUは、周
辺装置に対し、データを書込んだりデータを読出
したり（以下このような動作を“アクセス”とい
う）することにより、周辺装置を制御する。

近年、デバイス技術の進歩によりCPUの動作
速度はどんどん速くなつてきている。従つて
CPUが、高速デバイスで構成される周辺装置と
インタフエースする場合は、CPUは周辺装置を
CPUの動作に同期させて動作させることができ
る。しかし低速デバイスを含む周辺装置メモリ等
のように固定速度で動作する周辺装置やCPUの
アクセスできるタイミングが限定されている構成
の周辺装置（以下“低速周辺装置”という）も存
在する。CPUがこのような低速周辺装置をアク
セスする場合にはCPUは低速周辺装置へのアク
セス完了までアクセスを続けなければならないた
め、CPUの動作が低速周辺装置の動作に同期す
ることになる。換言すれば、CPUは周辺装置を
アクセスした状態で停止状態となる。

第２図は一般的なCPU１１と周辺装置１２と
のインタフエースを示している。CPU１１から
アドレスバスによりアドレスを周辺装置１２に与
える。リード信号PRDによりデータバス上に周
辺装置１２のアドレスに対応するデータが読出さ
れる。またライト信号PWRによりCPU１１から
出力されたデータバス上のデータが周辺装置１２
に書込まれる。しかし、周辺装置１２が前述のよ
うな低速周辺装置であると、CPUに対し、停止
を要求する信号（以下“RDY信号”という）を
アクセスが完了するまで出力する構成をとりイン
タフエースを行う。

従来は、CPUが低速周辺装置をアクセスする
場合にCPUを停止状態にするためには、CPUの
動作マシンサイクル中にCPUが何も実行しない
特別なウエイトサイクルM_wを挿入している。〔文
献：UCOM−87ユーザーズマニアル（ITM−
6635）43ページ参照〕 第９図がウエイトサイクルM_wの挿入を示して
いる図である。CCKはCPUクロツクを示す。マ
シンサイクルM_oで低速周辺装置をアクセスする
と、低速周辺装置からはロウレベル（以下“０”
という）が有効なRDY信号がCPUに入力され
る。CPUはマシンサイクルM_oと次のマシンサイ
クルM_o+1の間にウエイトサイクルM_wを挿入し、
CPUを停止状態にする。RDY信号がハイレベル
（以下“１”という）になるとアクセス完了であ
り、CPUは次のマシンサイクルM_o+1に進む。以
上のように従来はマシンサイクルの制御により
CPUの停止状態を実現していた。

また、近年マイクロコンピユータの高集積化が
急速に進むにつれ、消費電力の増大が問題となつ
ている。そのため、低消費電力であるCMOSデ
バイスが採用される傾向にある。一般に、
CMOSデバイスを用いたマイクロコンピユータ
がCMOSの特性を有効に活かしたスタンバイモ
ードを必ず備えている。スタンバイモードの一つ
として、CPUが、命令の実行によりCPUの動作
クロツクを停止させることによりさらに低消費電
力にするモードがある（以下このモードを
“HALTモード”という）。HALTモードでは
CPUの動作クロツクが停止するためCPUは停止
状態となる。

第１０図はHALTモード時のCPUの動作を示
すタイミング図である。CPUの命令実行により
HALTモードが設定されるとHALTモードとな
ると同時にCPUクロツクCCKがハイレベル（以
下“１”という）のまま停止する。外部からの割
込みの発生等によりHALTモードが解除される
とCPUクロツクCCKが再び動作するためCPUは
次の演算を実行することになる。

発明が解決しようとする問題点 上述したように、CPUの停止状態には２条件
考えられる。従来はこれら２条件の停止制御はそ
れぞれ異なる方法で実現されていた。即ち、従来
はウエイトサイクルの挿入制御が可能なマシンサ
イクル発生制御とHALTモードの為のクロツク
制御との２系統のCPUの停止制御を行う必要が
あつた。従つて、CPUの停止制御が複雑となり
回路構成が大きくなるため、マイクロコンピユー
タの価格が高くなるという大きな欠点があつた。

そこで、本発明は、CPUの停止状態が必要な
２条件の制御を同一の制御回路で実現することに
より、CPUの停止制御が容易で安価なマイクロ
コンピユータを提供することを目的としている。

問題点を解決するための手段 上記問題点を解決するための本発明のマイクロ
コンピユータは、プログラムまたはデータを記憶
するメモリと、プログラムを実行するCPUと、
該CPUの周辺装置と、該CPUが周辺装置をアク
セスするマシンサイクルの開始を検出し、該
CPUの動作を周辺装置の動作に同期させるレデ
イ信号を発生するレデイ信号発生装置と、該
CPUがプログラムを実行することにより発生す
るCPU停止信号もしくは前記レデイ信号を検出
して該CPUの動作クロツクをハイまたはロウの
いずれか一方のレベルに固定するクロツク制御装
置とを有している。

実施例 次に本発明について図面を参照して説明する。

第２図は前述のように、CPU１１と周辺装置
１２のインタフエースを示す図である。CPU１
１からアドレスバスによりアドレスを周辺装置１
２に与える。リード信号PRDによりデータバス
上に周辺装置１２のアドレスに対応するデータが
読出される。またライト信号PWRによりCPU１
１から出力されたデータバス上のデータが周辺装
置１２に書込まれる。周辺装置１２が低速周辺装
置の場合には、停止要求信号RDYをアクセスが
終了するまでCPU１１に対して出力する。

第２図はCPU１１のブロツク図である。プロ
グラムが記憶されているROM２１の出力は命令
デコーダ２２に入力される。命令デコーダ２２
は、プログラムを解読すると、いろいろな制御信
号をそれぞれのタイミングで出力する。また、
ROM２１の出力はデータバス３４にも出力され
る。

データが記憶されるRAM２３はアドレスバス
３５または命令デコーダ２２の出力SLA信号に
よつて番地が指定されて、命令デコーダ２２の出
力WR信号によりデータバス３４上のデータが書
込まれる。その番地の内容は、RD信号によりデ
ータバス３４上に読出される。

命令デコーダ２２の出力SLTA、SLTB信号は
それぞれアンドゲート２４，２５を介してテンポ
ラリレジスタTA２６，TA２７に送られる。す
ると、CPUクロツクCCKBが“１”のタイミン
グ（以下“CCKBタイミング”という）でそれぞ
れテンポラリレジスタTA２６，TA２７にデー
タバス３４上のデータが書込まれる。TA２６及
びTA２７はそれぞれALU２８のＡ側、Ｂ側の入
力となつている。

ALU２８のタイミング図を第５図に示す。
ALU２８はゲート数を少なくするためダイナミ
ツク回路で構成されている。このALU２８は、
CPUクロツクCCKが“１”のタイミング（以下
“CCKタイミング”という）にサンプリングさ
れ、命令デコーダ２２の出力AOPにより指定さ
れる演算をTA２６の内容とTB２７の内容との
間で行う。ALU２８はダイナミツク回路である
ためCCKタイミング以外はプリチヤージ状態と
なつている。ALU２８の動作は次のステートの
CCKが“１”のタイミングであるためAOP信号
を半ステート遅らせて演算を指定する。ALU２
８の出力はテンポラリレジスタTR２９にクロツ
クCCKSが“１”のタイミング（“CCKSタイミ
ング”という）で書込まれる。TR２９の出力は
そのままアドレスバス３５に出力されると同時
に、データバス３４へも出力される。

クロツク制御回路３０はCPU周辺装置を動作
させるクロツクを作成する回路である。命令デコ
ーダの出力SLM信号やRDY信号により制御さ
れ、SCK、CCK、CCKB、CCKSのクロツクを
作成する。アンドゲート３１には、SLM信号、
RD信号が入力され、その出力PRDは周辺装置の
リード信号となる。アンドゲート３２にはSLM
信号、WR信号が入力され、その出力PWRは周
辺装置へのライト信号となる。

第３図はクロツク制御回路３０の回路図であ
る。発振器４１の出力は分周期４２で２分周され
システムクロツクSCKとなる一方、インバータ
４３で反転されクロツクSCKBともなる。SLM
信号はラツチ４４にSCKのハイレベル時に書込
まれる。ラツチ４４の出力はSCKBのハイレベル
時にラツチ４５に書込まれる。ラツチ４５の出力
はインバータ４６を介してアンドゲート４７に入
力される。またSLM信号はアンドゲート４７，
４８にも入力されている。RDY信号はインバー
タ５６を介してアンドゲート４８に入力されてい
る。アンドゲート４７，４８の出力及びRSフリ
ツプフロツプ５８の出力はオアゲート４９を介し
てラツチ５０に、SCKが“１”のタイミング
（以下“SCKタイミング“という）に書込まれ
る。ラツチ５０の出力はSCKBが１のタイミング
（以下“SCKBタイミング”という）にラツチ５
１に書込まれる。ラツチ５０の出力はオアゲート
５３、インバータ５７に入力されている。ラツチ
５０の出力が“１”となるとCCKは“１”、
CCKBは“０”に固定される。ラツチ５１の出力
はインバータ５５を介してアンドゲート５４に入
力されているため、ラツチ５１の出力が“１”と
なるとCCKSは“０”に固定される。しかし、ラ
ツチ５０，５１の内容が“０”のときには、
CCK、CCKSはSCKと同相のクロツクとなる。

また、命令デコーダの出力HLTが“１”のと
きSCKBタイミングでRSフリツプフロツプ５８
がセツトされる。またRSフリツプフロツプ５８
は割込み処理装置（図示しない）からの割込み受
付信号INTが“１”のときリセツトされる。

第７図は周辺装置でRDY信号を発生させるた
めの回路を示している。PRD、PWR信号はオア
ゲート７１を介して立上がり検出器７２に入力さ
れる。立上がり検出器７２にはSCKをインバー
タ７３でレベルを反転した信号（従つてSCKBと
同じ信号）がクロツクとして入力されている。従
つて、周辺装置のアクセス開始時にPWRとPRD
が“０”から“１”へ変化した時、立上がり検出
器７２はSCKBの１周期間、“１”のパルスを出
力して、RSフリツプフロツプ７４をリセツトす
る。すると、RSフリツプフロツプ７４の出力は
“０”となる。周辺装置のアクセス終了時には周
辺装置の所定のタイミングでセツト信号が出力さ
れる。このセツト信号は、SCKをインバータ７
３で反転した信号とともにアンドゲート７５に入
力され、その出力がRSフリツプフロツプに入力
されるために、SCKBタイミングでRSフリツプ
フロツプ７４がセツトされる。従つて、RDY信
号は“１”となる。

次に周辺装置をCPUがアクセスする場合の各
部の動作を第４図と第６図に示すタイミング図を
用いて説明する。周辺装置をアクセスする命令と
しては、RAM２３の内部のＡレジスタと命令コ
ードに含まれるアドレスで指定される周辺装置内
のPHDTレジスタの内容との加算を行いその結
果をＡレジスタに書込む命令（以降“ADD Ａ、
PHDT命令”という）を考える。ADD Ａ、
PHDT命令はM1、M2、M3、M4、の４マシン
サイクルから構成される。

M1マシンサイクルでは、SLA、SLTA、RD
信号が出力される。SLA信号によりRAM２３内
のＡレジスタが指定される。RD信号によりデー
タがRAM２３より読出される。SLTA信号によ
り読み出されたデータがTA２６に書込まれる。

M2マシンサイクルではSLTB信号が出力され
て、PHDTを指定するアドレスであROM２１の
出力がTB２７に書込まれる。同時にAOP信号に
よりTB２７の内容がALU２８を通過する指定が
行なわれるため、M3マシンサイクルのCCKタイ
ミングでPHDTのアドレスがアドレスバス３５
に出力される。

次にM3マシンサイクルでは周辺装置１２の
PHDTレジスタのアクセスが行なわれる。
PHDTレジスタのアクセスにはT1〜T6の６サイ
クルが必要である。M3マシンサイクルではアド
レスバス３５の内容によりPHDTが指定される。
また、SLM信号、PRD信号、SLTB信号が出力
され、AOP信号は加算を指定する。すると、ク
ロツク制御回路３０が第４図に示すようにクロツ
ク制御を行う。

SLM信号が“０”から“１”に変化するため、
アンド回路４７の出力はM3ステートのT1サイク
ルに“１”となる。するとラツチ５０の出力が
“１”となるため、CCKは“１”、CCKBは“０”
となる。またT1サイクルのSCKBタイミングで
ラツチ５０の出力が１となるため、インバータ５
５の出力は“０”となる。従つてCCKSはT1サ
イクルのSCKタイミングで出力された後“０”
となる。このことによりPHDTのアドレスがTR
２９にラツチされ、アドレスバス３５に出力され
る。

M3マシンサイクルではPRD信号が“０”から
“１”に変化するためRSフリツプフロツプ７４が
SCKBタイミングでリセツトされ、RDY信号が
“０”となる。T2サイクルではRDY信号が“０”
のため、ラツチ５０，５１の出力が“１”とな
る。従つて、CCKは“１”、CCKBは“０”、
CCKSは“０”となる。この状態はその後T3、
T4サイクルでも同様である。

T5サイクルは、PHDTレジスタのアクセスが
完了するT6サイクルの１サイクル前である。こ
のT5サイクルでは、RSフリツプフロツプ７４の
セツト信号が周辺装置より出力され、SCKBタイ
ミングでRDY信号が“１”となる。すると、オ
アゲート４９の出力は“０”となる。

T6サイクルではPHDTレジスタの内容がPRD
信号により周辺装置からデータバス３４に読出さ
れる。また、ラツチ５０の出力は、“０”となる
ためCCK、CCKS、CCKBはSCK、SCK、
SCKBと同様の動作となる。その結果、T6サイ
クルのCCKBタイミングでデータバス３４上の
PHDTレジスタの内容がTB２７に書込まれる。

M4マシンサイクルではSLA、WR信号が出力
される。TA２６とTB２７の内容がALU２８で
加算された結果がTR２９を介してRAM２３内
のＡレジスタに書込まれる。

以上でADD Ａ、PHDT命令は完了するが、
M3マシンサイクルでCPUはT1〜T5サイクルま
では何も実行せずに停止していることになる。す
なわちCPUの停止状態をクロツクを停止するこ
とで実現している。

また、TR２９の書込みクロツクにはCCKSク
ロツクを用いている。その理由は以下のようなも
のである。ALU２８はダイナミツク回路で構成
されていてCCKタイミングでサンプリングされ
る。従つて、CCKがM3マシンサイクルのT1〜
T5サイクルのように“１”で停止するとその間
サンプリング状態となつてしまう。サンプグ状態
が長くなるとダイナミツク回路の出力を保持でき
なくなつてしまい、ALUの出力が不定となる。
もしTR２９をCCKで書込みを行なつておりTR
の入力が不定となると不定入力によりCMOSデ
バイス特有のいわゆる貫通電流が流れむだな電力
を消費することになる。従つて、TR２９の書込
み信号としてCPUが停止してCCKが“１”の間
は出力されないCCKSを用いている。

次にHALTモード時のCPUの停止について第
８図をを用いて説明する。HALT命令が実行さ
れるとHLT信号が命令デコーダ２２から出力さ
れる。すると次のマシンサイクルでラツチ５０の
出力が“１”となるためCCKは“１”となり
CPUが停止し、HALTモードとなる。HALTモ
ード中に割込み要求信号INTが入力されると
SCKBタイミングでRSフリツプフロツプ５８が
リセツトされ出力が“０”となる。すると次のマ
シンサイクルのSCKタイミングからラツチ５０
の出力が“０”となりCCK、CCKB、CCKSが正
常に出力されるようになる。従つてHALTモー
ド時もCPUのクロツクを停止することでCPUを
停止状態にする。

発明の効果 以上説明したように、本発明によれば、低速周
辺装置をアクセスする場合やスタンバイ機能の
HALTモードを実現する場合、ともにCPUのク
ロツクを停止させるという同一の方法でCPUを
停止状態にすることができる。従つてCPUの停
止状態制御が容易になり制御回路構成が簡単とな
る。その結果マイクロコンピユータの価格を安く
できるという大きな効果がある。

【図面の簡単な説明】

第１図は本発明によるマイクロコンピユータの
CPUの詳細図、第２図はCPUと周辺装置のイン
ターフエース図、第３図は本発明のクロツク制御
回路図、第４図は本発明のクロツク制御回路のタ
イミング図、第５図はALUのタイミング図、第
６図はADD Ａ、PHDT命令のタイミング図、第
７図は本発明のRDY信号発生回路図、第８図は
HALTモードの詳細なタイミング図、第９図は
従来の周辺装置のアクセスタイミング図、第１０
図は従来のHALTモードタイミング図である。 （主な参照番号）、１１……CPU、１２……周
辺装置、２１……ROM、２２……命令デコー
ダ、２３……RAM、２４，２５，３１，３２，
４７，４８，５２，５４，７５……アンドゲー
ト、２６，２７，２９……テンポラリレジスタ、
２８……ALU（算術論理ユニツト）、３０……ク
ロツク制御回路、３４……データバス、３５……
アドレスバス、４１……発振器、４２……分周
器、４３，４６，５５，５６，５７，７３……イ
ンバータ、４４，４５，５０，５１……ラツチ、
４９，５３，７１……オアゲート、５８，７４…
…RSフリツプフロツプ、７２……立上がり検出
器。

Claims (1)

【特許請求の範囲】
1. １ プログラム及びデータを記憶するメモリと、
   プログラムを実行する中央処理装置（CPU）と、
   該CPUの周辺装置とから構成されるマイクロコ
   ンピユータにおいて、前記CPUが前記周辺装置
   にデータを書込むマシンサイクルもしくは該周辺
   装置からデータを読出すマシンサイクルの開始を
   検出し、該CPUの動作を該周辺装置の動作に同
   期させるレデイ信号を発生するレデイ信号発生装
   置と、前記レデイ信号もしくは前記CPUがプロ
   グラムを実行することにより発生するCPU停止
   信号を検出して該CPUの動作クロツクをハイま
   たはロウのいずれか一方のレベルに固定するクロ
   ツク制御装置とをさらに備えることを特徴とする
   マイクロコンピユータ。