JPS6148189B2

JPS6148189B2 -

Info

Publication number: JPS6148189B2
Application number: JP54121618A
Authority: JP
Inventors: Toshiaki Suzuki
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1979-09-21
Filing date: 1979-09-21
Publication date: 1986-10-23
Also published as: JPS5644952A

Description

【発明の詳細な説明】本発明は、マイクロプロセツサに関するもので
ある。

従来からマイクロプロセツサをユーザーシステ
ムに応用していく場合には、ハードウエアのコス
トに比較して、ソフトウエアのコストの比率が大
きくなりつつある。またシングルチツプマイクロ
プロセツサの場合には、量産時に使用するマイク
ロプロセツサと共に、ソフトウエアの開発用のエ
バリユエーシヨン用チツプが開発されている。こ
のエバリユエーシヨンチツプは、外部から命令コ
ードが入力できる構造になつており、ユーザーは
このCPUとしてのエバリユエーシヨンチツプに
外部から命令コードを入力することができる。ま
たユーザーはCPUとしてのエバリユエーシヨン
チツプの他にプログラムメモリとしてのRAMを
エバリユエーシヨンチツプと共に用いて、命令を
変更しながらプログラムを開発している。このエ
バリユエーシヨンチツプの出力端子としては、マ
イクロプロセツサの持つ入出力端子の他に、プロ
グラムカウンタの出力端子と、命令を１ステツプ
ごとに実行していくための同期信号出力端子を備
えている。このエバリユエーシヨンチツプを用い
たプログラム開発用の装置を、一般にプログラム
デバツグシステムと呼んでいる。このデバツグシ
ステム機能として、一般には、プログラムの読み
出し、書き込み、命令実行の制御の他に、ブレイ
ク機能を持つている。このブレイク機能は、プロ
グラムカウンタが特定の値になつた時、命令実行
を一時中断する機能であり、プログラムデバツグ
より重要な働きを持つており、この特定のプログ
ラムカウンタの値と、予めブレイクしておきたい
プログラム実行番地が一致した時にブレイクす
る。しかしながら、このマイクロプロセツサの内
部に内蔵されている内部レジスタ類、内部RAM
のアクセス時などにもブレイク出来れば、プログ
ラムデバツグの効率が良いが、現在のエバリユエ
ーシヨンチツプでは、プログラムカウンタのみに
しか出力されていないため、このブレイクは不可
能である。また、プログラムカウンタ値によるブ
レイク機能だけの場合には、他のレジスタ値を含
めた条件でブレイク出来ない。例えば、サブルー
チンプログラムのデバツグ時には、同一のプログ
ラムカウンタ値で、いくつもの条件の時にプログ
ラムが実行される。この時に、特定のフラグとし
て使用しているレジスタ値が特定の条件を満たし
た時にのみブレイク出来れば、都合の良いという
場合もある。また、特定のRAM領域をフラグと
して使用している場合に、変更されるはずのない
フラグがいつの間にか変更されていた場合には、
どのプログラムを実行中に変更されているかを知
りたいという場合もある。

これらの不都合をなくするため、単純に内部レ
ジスタ値が内部RAMの内容を出力するための端
子を設けるならば、出力端子が極端に増えてしま
う。この出力端子のピン数は、LSIのパツケージ
ング上から制限されるので、全ての内部レジスタ
値や内部RAM値を出力するための端子を設ける
ことは現実的ではない。またCPUチツプの他
に、入出力チツプ、RAMチツプ、ROMチツプな
どの複数個のチツプから構成されるマルチチツプ
マイクロプロセツサの場合には、データバスが入
出力端子として設けられているので、この様な不
都合は生じない場合も多いが、シングルチツプの
マイクロプロセツサの場合には、CPUの内部レ
ジスタ値を外部に出力するには、出力命令を実行
する以外に手段がないので、問題が生じてくる。

第１図は、従来のマイクロプロセツサ及びデバ
ツグシステムを示したもので、１はCPU、２は
プログラムカウンタ、３は命令レジスタ、４は命
令デコーダ、５は命令コード入力端子、６はプロ
グラムカウンタ２の出力端子、７は同期信号出力
端子、８はレデイ信号入力端子、９は入出力ポー
ト端子、１０はプログラム用メモリ、１１はコン
パレータ、１２はブレイクPCレジスタ、１３は
レデイ制御フリツプ・フロツプ、１４はCPUス
タート制御端子、１５はクロツク入力端子、１６
はクロツク発生部、１７は外部クロツク発生部で
ある。

外部の機能は周知であるので、詳細な説明は省
略するが、クロツク発生部１６は外部クロツク発
生部１７のクロツクパルスをカウンタによつて分
周し、このカウンタの並列出力をデコードするこ
とによつて４相のクロツクＳφ，S₁，S₂，S₃（第
２図参照）を作り、CPU１の動作クロツクとす
る。ユーザーシステムには入出力ポート端子９を
介して接続することによつて、インサーキツトエ
ミユレータとして動作する。またユーザーのデバ
ツグしたいプログラムは、プログラム用メモリ１
０に格納され、プログラムカウンタ出力端子６の
示すプログラムカウンタ値ロに対応する命令コー
ドイを命令コード入力端子５に入力する。命令実
行の開始や中断制御はレデイ信号入力端子８を操
作することによつて行なわれ、CPUはCPUスタ
ート制御端子１４にパルスを加えることによつて
スタートする。実行中断は同期信号出力端子７の
タイミングＳφの立ち下がりに同期して、レデイ
制御フリツプ・フロツプ１３を動作させ、レデイ
信号ニをLOWレベルにする。また実行中断のブ
レイク値チは、ブレイクPCレジスタ１２に予め
プリセツトしておく。プログラムカウンタ値ロと
一致した時に、このPC比較用コンパレータ１１
が動作し、ブレイクPC一致信号トを出力するこ
とによつて、CPU１は実行を一時中断する。ま
たユーザープログラムのブレイクしたいプログラ
ムカウンタ２の番地をブレイクPCレジスタ１２
にセツトしておき、CPUスタート制御信号への
加えるとCPU１は設定されたプログラムカウン
タの番地までリアルタイムで実行した後、ブレイ
クする。

以上説明したように、上記従来例では、シング
ルチツプのマイクロプロセツサの場合に、CPU
の内部レジスタ値を外部に出力するためには、出
力命令を実行する以外に手段がないので、簡単に
プログラムを実行中の変更を知ることができない
という欠点があつた。

本発明は、上記従来例の欠点を解決するため
に、内部レジスタの内容をトレースしながら必要
な条件の時にブレイクできるマイクロプロセツサ
を提供するものである。以下、図面により実施例
を詳細に説明する。

第３図は、本発明の実施例を示したもので、第
１図と同一符号のものは同一のものを示してお
り、また１８はトレースレジスタ指定入力端子、
１９はトレースレジスタ選択回路、２０〜３０は
転送ゲート、３１は入出力ポートレジスタ、３２
〜３３は内部レジスタ、３４は内部RAM、３５
はマルチプレクサ選択ゲート、３６はマルチプレ
クサ、３７は演算論理ユニツトである。

第４図は、トレースレジスタ選択回路１９の詳
細な構成を示したもので、３８はシフトレジス
タ、３９はラツチ、４０はデコーダ、４１，４２
は転送ゲート２５，２６の開閉信号生成ゲートで
ある。

このCPU１の動作タイミングは第２図に示さ
れている。即ち、このCPU１は４相のクロツク
Ｓφ，S₁，S₂，S₃で動作しており、命令フエツチ
サイクルと命令実行サイクルは、それぞれオーバ
ーラツプしている。クロツクＳφは同期信号ハと
同相のクロツクであり、同期信号出力端子７を経
由して外部に出力される。プログラムカウンタ値
ロはS₃の立下りエツジに同期して、カウントアツ
プされる。クロツクS₃の立ち下がりエツジから出
力されたプログラムカウンタ値ロは、CPU１の
外部に接続されたプログラムメモリ１０をアドレ
ス指定する。このアドレス指定い必要なアクセス
タイムが第２図のプログラムメモリアクセスタイ
ミング１Ａであり、CPU１のクロツクS₃の期間
に相当する。クロツクＳφは、アドレス指定され
たユーザープログラムの命令コードイを命令レジ
スタ３にラツチするタイミングである。このクロ
ツクＳφによつて外部に接続するプログラムメモ
リ１０のアクセスタイムが遅い場合には、レデイ
入力端子８を制御することによつて、WAITをか
けることも出来る。次にクロツクCAは命令レジ
スタ３にラツチされた命令コードをデコード及び
エンコードして、CPU１の各部ゲートを制御す
るための命令デコーダ４をアクセスするタイミン
グであり、タイミングクロツクS₁に相当する。従
つて、この命令デコーダのアクセスタイミング中
にCPU１は動作することが出来ない。この命令
デコーダ４でデコードされ、エンコードされた
CLA信号ワによつて、CPU１の各部ゲートが開
閉され、データーを転送する。クロツクRAは内
部RAM３４のアクセスするアドレスを転送する
タイミングであり、CPUクロツクのS₂に相当す
るでタイミングである。この内部RAM３４はこ
のクロツクS₂の間にアドレスラツチを行ない、ア
クセス出来る様に準備しておく。RAMのデータ
の書き込み、読み出しは、次のクロツクS₃，Ｓφ
で行なう。

次に第２図のTRは、内部レジスタ３２，３３
のデータ及びRAM３４のデータ、命令レジスタ
３、プログラムカウンタ、入出力ポートレジスタ
３１、演算論理ユニツト３７間のデータ転送を行
なうタイミングであり、CPUクロツクのS₃とＳ
φのタイミングに相当する。このクロツクS₃，Ｓ
φのどちらのタイミングでデータバスに出力する
か、データバスから入力するかは、CLA信号ワ
によつて決められる。従つて命令コードの種類に
よつてそれぞれ異なつている。このCLA信号ワ
は命令デコーダの命令ごとにそれぞれ別々な信号
をデコードした後、それぞれを制御するゲートご
とにエンコードして、転送ゲート２０〜３０を制
御する。従つて、この転送ゲート２０〜３０の制
御信号は第４図の４１に示すように、クロツクS₃
とＳφの両方でそれぞれ必要な時に開閉されるよ
うになつている。この動作の詳細はCLA制御方
式のマイクロプロセツサには共通するので省略す
る。

以上説明したように、クロツクS₁から始まり、
クロツクS₂，S₃，ＳφでCPUの１マシンサイク
ルを終了する。またプログラムカウンタはクロツ
クS₃で動作するので、CPUの実行サイクルS₁〜
Ｓφとは異なつている。このことからも明らかな
ように、命令フエツチサイクルと、命令実行サイ
クルとは、互いにオーバーラツプして動作する。

以上の動作は、従来例と重複する部分の構成動
作であり、本発明においては、命令デコーダ４の
アクセスタイム時を有効に利用して、従来例に付
加された動作を行なうものである。この動作は、
一般にトレース機能と呼ばれており、内部にある
レジスタ３２，３３及び内部RAM３４の内容は
直接CPU１の外部には、命令によつて出力する
以外には出力されない構造になつている。

そこで、プログラムデバツグを行なう際にこの
内部レジスタ３２，３３、内部RAM３４を外部
に出力し、所定の値になつた時、ブレイクして、
CPU１の命令実行を中断させるため、S₁のタイ
ミングでCPU１が何も動作していないことを利
用して、データバスに出力し、これを外部に出力
する。また、このS₁のタイミング時には、命令コ
ードイは既に命令レジスタ３にラツチされた後で
あるので、次のマシンサイクルのＳφまでは、命
令コードイは意味を持たなくても良い。このＳφ
のタイミングで命令レジスタ３がラツチされるの
で、プログラムメモリ１０のアクセスを考慮して
S₃とＳφのタイミング中のみプログラムカウンタ
の値ロがプログラムカウンタ出力端子６に出力さ
れれば良いことになる。このようにすることによ
つて、S₁とS₂のタイミング時には別の信号をプロ
グラムカウンタの出力端子６から出力することが
出来る。

この切換はマルチプレクサ３６で行われ、また
このマルチプレクサ３６の切換信号はマルチプレ
クサ選択ゲート３５で作られる、S₁とS₂のタイミ
ングをORしている。このようにすることによつ
て、命令デコーダ４のアクセス期間中にデータバ
スの信号リを外部に出力することができる。また
同様に、データバスの内容をS₂のタイミングに外
部に出力することによつて、内部RAMのアドレ
ス値を外部に出力しトレースできる。このデータ
バスにはいくつかのレジスタが接続されており、
これらのレジスタ類の全てを同時に外部に出力す
ることは、データバスの本数が制限されているた
め、無理になる。そこで、外部でトレースしたい
内部レジスタ類のみを選択するための回路が必要
になる。

第４図は、このトレースレジスタ選択回路１９
の詳細実施例を示したもので、シフトレジスタ３
８、ラツチ回路３９、デコーダ４０及び転送ゲー
ト２０〜３０の開閉信号生成ゲート４１，４２か
ら構成されている。このトレースレジスタ指定入
力端子から入力された選択信号ツはCPUクロツ
クＳφ〜S₃に同期して、シフトレジスタ３８にシ
フトインされる。このシフトレジスタ３８の内容
はＳφのタイミングでラツチ３９に転送する。こ
のラツチ３９の出力は、Ｓφの期間中にデコード
を行ない、S₁のタイミング以後、デコード出力と
して内部レジスタ選択信号ラ，ムを出力する。こ
の信号で選択された内部レジスタの内容をS₁のタ
イミングに同期してデータバスに出力し、さら
に、プログラムカウンタ出力端子６から外部に出
力する。このレジスタの選択は、データバスの本
数によつて１つのレジスタになる場合もあるし、
２つ以上（例えば、キヤリフラグ、ゼロフラグの
２つを同時に）出力出来る場合もある。また、内
部RAMの値又は内部レジスタと同様に扱つて出
力しても良い。この場合、RAMアドレスはS₂で
変更されるので、直前に実行、処理されたRAM
の番地に対応したデータが出力される。この
RAMの値を出力することによつて、特定のRAM
番地の内容が命令実行によつて変更された時、ブ
レイクすることができる。

第６図は、本発明のマイクロプロセツサを用い
たデバツグシステムを示したもので、従来例のデ
バツグシステムと重複する部分の説明は複雑にな
るので省略する。このシステムにおいては、ブレ
イク条件が４通りある。一つは従来例と同様に、
プログラムカウンタの値が一致した時であり、二
つ目はRAMの特定番地に書き込み、読み出しを
行なう時であり、三つ目はRAMの特定の番地の
値が予め改定された値と一致した時であり、四つ
目は内部レジスタの値が予め設定された値と一致
した時である。それぞれのブレイク条件値は、ブ
レイクPC、レジスタ１２、ブレイクRAMアドレ
スレジスタ４４、ブレイク内部レジスタ値指定レ
ジスタ４７にそれぞれ設定される。これら４つの
モードのどれを有効にするかを決めるための端子
は６２〜６５である。即ち、PC一致時ブレイク
入力端子６２、RAMアクセス時ブレイク入力端
子６３、RAMデーター致時ブレイク入力端子６
４、内部レジスタ一致時ブレイク入力端子６５が
それぞれ割り当てられている。コンパレータ１
１，４３，４６はこれらの条件を比較する。プロ
グラムカウンタの値を比較する場合には、Ｓφの
タイミングで、プログラムカウンタ出力端子に
PC値が直接出力されているので、端子６の信号
を直接比較する。RAMアドレス及び内部レジス
タ値は、S₂とS₁のタイミングで端子６から出力さ
れるので、これをそれぞれのタイミングでラツチ
してトレースする必要がある。またCPU１のレ
デイ端子はＳφの時にオン、オフ（第５図参照）
する必要があるために設けられる。このS₂とS₁の
タイミングでラツチするためには、外部でそれぞ
れS₂とS₁に同期するパルスを外部クロツク発生部
１７で生成する。この生成されたタイミング信号
をそれぞれＳφＥ，S₁E，S₂E，S₃Eと呼ぶこと
にする。CPUクロツクＳφ〜S₃とこの外部クロ
ツクＳφＥ〜S₃Eは完全に同期する必要があり、
CPU１からの同期信号ハで同期させて生成す
る。この様にして得られたS₂EとS₁Eで、RAMア
ドレスを内部RAMアドレス・ラツチと内部レジ
スタラツチ４５にそれぞれラツチする。このラツ
チされた内容は必要によつては表示することもで
きる。またコンパレータ１１，４３，４６の比較
出力は、ANDゲート４８，４９，５０，５１に
よつて条件を満たした場合、ORゲート５２を介
してレデイ制御フリツプフロツプ１３を制御す
る。このレデイ制御フリツプフロツプ１３は、
CPU１からの同期信号ハに同期して動作し、ブ
レイク条件が満足された時、レデイ信号入力端子
８をLOWレベルにリセツトして、CPU１の命令
実行を一時中断させる。

前述の内部レジスタを選択するためには、トレ
ースレジスタ指定入力端子５９〜６１を選択す
る。そしてこの入力信号をエンコーダ５８によつ
てエンコードし、ANDゲート５４〜５７によつ
てＳφＥ〜S₃Eのタイミングに同期させ、直列信
号であるトレースレジスタ選択入力信号を生成
し、CPU１の端子１８に入力する。

ここに述べた実施例の場合、ブレイク条件は、
ORで動作するが、AND条件で動作させたい場合
には、ゲート４８〜５１の後に、ORゲート５２
のかわりに、ANDゲートを入れれば良い。

本発明の実施例は以上のように構成することに
よつて、内部レジスタ値の出力命令を実行する以
外に、内部レジスタ値が直接外部に出力できない
ような構造のシングルチツプマイクロプロセツサ
のプログラムの開発効率が非常に改善され、また
従来のエバリユエーシヨンチツプとＰ−ROMの
24チツプ構成による量産チツプのエミユレーシヨ
ンを行なう場合でも、何ら外部の回路を追加する
ことなく、互換性を持たせて実現することができ
る。これはプログラムカウンタのアドレスの有効
タイミングがS₃とＳφであり、他のタイミングを
利用して内部レジスタを出力していることによる
ものである。しかも、命令デコーダのアクセスタ
イミングを利用して、内部レジスタの値をデー
タ・バスに出力しているため、CPUの実行速度
をおそくすることなく実現できるものである。

【図面の簡単な説明】

第１図は、従来例のプログラム・デバツグシス
テム構成例を示した図、第２図は、動作タイミン
グを示した図、第３図は、本発明を用いたCPU
のブロツク構成例を示した図、第４図は、トレー
スレジスタ選択回路の詳細構成を示した図、第５
図は、レデイ信号のオン・オフタイミングを示し
た図、第６図は、本発明を用いたデバツグシステ
ム構成例を示した図である。１……エバリユエーシヨンCPUチツプ、２…
…プログラムカウンタ、３……命令レジスタ、４
……命令デコーダ、５……命令コード入力端子、
６……プログラムカウンタ出力端子、７……同期
信号出力端子、８……レデイ信号入力端子、９…
…入出力ポート端子、１０……プログラム用メモ
リ、１１……PC比較用コンパレータ、１２……
ブレイクPCレジスタ、１３……レデイ制御フリ
ツプフロツプ、１４……CPUスタート制御端
子、１５……クロツク入力端子、１６……クロツ
ク・発生部、１７……外部クロツク発生部、１８
……トレースレジスタ指定入力端子（TR）、１９
……トレースレジスタ選択回路、２０〜３０……
転送ゲート。

Claims

【特許請求の範囲】１命令デコーダと、複数の内部レジスタと、プ
ログラムカウンタの出力端子を備え、命令実行が
前記命令デコーダによつて制御されるマイクロプ
ロセツサに、前記命令デコーダのアクセスタイミ
ングを利用して、前記内部レジスタ値を前記プロ
グラムカウンタの出力端子に出力する手段と、前
記内部レジスタを選択する手段から構成されるマ
イクロプロセツサ。２命令デコーダと、命令レジスタと、複数の内
部レジスタと、データバスを、プログラムカウン
タの出力端子とを備え、命令実行が前記命令デコ
ーダによつて制御されるマイクロプロセツサに、
前記命令デコーダのアクセスタイミングを利用し
て、前記内部レジスタ値を前記データバスに出力
する手段と、前記データバスの出力を前記プログ
ラムカウンタの出力端子に出力する手段と、前記
内部レジスタを選択する手段から構成されるマイ
クロプロセツサ。