JPS60146341A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPS60146341A JPS60146341A JP59001624A JP162484A JPS60146341A JP S60146341 A JPS60146341 A JP S60146341A JP 59001624 A JP59001624 A JP 59001624A JP 162484 A JP162484 A JP 162484A JP S60146341 A JPS60146341 A JP S60146341A
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-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は仮想アドレス（論理アドレス）を実アドレスに
変換するアドレス変換機能を有するマイクロプロセッサ
に関し、特にデパックに２いて仮想アドレス情報を外部
へ出力するマイクロプロセッサに関する。
変換するアドレス変換機能を有するマイクロプロセッサ
に関し、特にデパックに２いて仮想アドレス情報を外部
へ出力するマイクロプロセッサに関する。
（共通技術）
近年のＬＳＩ 設計製造技術の進歩は目覚しく、その応
用であるＬ８Ｉ、例えばメモリは高密度化マイクロプロ
セッサは高機能高性能化の一途を辿っている。とりわけ
マイクロプロセッサの分野に於ては、従来ミニコンピユ
ータと百ゎ几てぃた小型計算機システムのＣＰＵ（Ｃｅ
ｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）部を１ケ
のＬ８Ｉ として実現することが可能となって米ｆｃ１
更に最近ではミニコンビ二一タに留まらず、大型計算機
システムの持つ機能をもとり込むに至っている、その機
能の一つとして仮想記憶システム実現のための仮想アド
レス→実アドレス変換機能かめる。
用であるＬ８Ｉ、例えばメモリは高密度化マイクロプロ
セッサは高機能高性能化の一途を辿っている。とりわけ
マイクロプロセッサの分野に於ては、従来ミニコンピユ
ータと百ゎ几てぃた小型計算機システムのＣＰＵ（Ｃｅ
ｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）部を１ケ
のＬ８Ｉ として実現することが可能となって米ｆｃ１
更に最近ではミニコンビ二一タに留まらず、大型計算機
システムの持つ機能をもとり込むに至っている、その機
能の一つとして仮想記憶システム実現のための仮想アド
レス→実アドレス変換機能かめる。
仮想記憶システムとは、大規模なプログラムをプログラ
ムサイズよりも小容量の主記憶上での走行を可能にする
ために考えらｎたもので、プログ記憶上に格納し、プロ
グラムの実行状況に応じて二次記憶上の要素が必要とな
ると主叫憶上で実行に不要となったプログラム単位を先
ず二次記憶上へ追い出し、しかる後に二次記憶上より該
当するグログ２ム単位を追い出しにより主記憶上で空に
なった部分にロードし、実行を続けるシステムである。
ムサイズよりも小容量の主記憶上での走行を可能にする
ために考えらｎたもので、プログ記憶上に格納し、プロ
グラムの実行状況に応じて二次記憶上の要素が必要とな
ると主叫憶上で実行に不要となったプログラム単位を先
ず二次記憶上へ追い出し、しかる後に二次記憶上より該
当するグログ２ム単位を追い出しにより主記憶上で空に
なった部分にロードし、実行を続けるシステムである。
このプログラムの分割単位として一定の大きさを持つペ
ージ（通常ｌ〜４にバイト）あるいは論理的な実行単位
であるセグメントなどがある。
ージ（通常ｌ〜４にバイト）あるいは論理的な実行単位
であるセグメントなどがある。
上述の説明でも理解さ几ると２９．仮想記憶７ステムで
重要な点は以下の２項目である。
重要な点は以下の２項目である。
１）プログラムから見える大きなアドレス空間すなわち
仮想アドレス空間を実アドレスに変換する機構 ２）二次記憶と主記憶間のグログ２ム単位の入ｎ換え機
構 中でもｌ）はプログラム実行の度毎に機能せねばならず
その変換能率は計算機の実行性能を左右するものである
。
仮想アドレス空間を実アドレスに変換する機構 ２）二次記憶と主記憶間のグログ２ム単位の入ｎ換え機
構 中でもｌ）はプログラム実行の度毎に機能せねばならず
その変換能率は計算機の実行性能を左右するものである
。
（従来技術）
従来アドレス変換機能の実現にはＬＳＩ設計。
製造技術上の制約から１）全実現する専用ＬＳＩを用イ
ＭＭＵ （Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎ
ｉｔ）としてＣＰＵと組付わせる方法が王であった。し
かし、ＬＳＩ間の接続のために必要な時間遅ｎによシ１
）の変換能率が低下する欠点がめったため、ＣＰＵとＭ
Ｍ（Ｊを同−ＩＪＩ 上に実現することが望−２１Ｌ、
ＶＬＳＩ技術がこｒ′Ｌを可能にするようになった。
ＭＭＵ （Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎ
ｉｔ）としてＣＰＵと組付わせる方法が王であった。し
かし、ＬＳＩ間の接続のために必要な時間遅ｎによシ１
）の変換能率が低下する欠点がめったため、ＣＰＵとＭ
Ｍ（Ｊを同−ＩＪＩ 上に実現することが望−２１Ｌ、
ＶＬＳＩ技術がこｒ′Ｌを可能にするようになった。
このためプログラムを実行するに際し発生する論理アド
レスすなわち仮想アドレスはＬＳＩ 内で実アドレスに
変換さｆＬＬ８１外へ出力さｎるアドレス情報は実°ア
ドレスとなる。
レスすなわち仮想アドレスはＬＳＩ 内で実アドレスに
変換さｆＬＬ８１外へ出力さｎるアドレス情報は実°ア
ドレスとなる。
を採用している。図中、仮想アドレス空間は２３２バイ
トすなわち４．３Ｇバイト、実アドレス空間は２２４バ
イトすなわち１６Ｍ／’４’ｒトとしである。３２ビツ
トの仮想アドレスは上位２０ピツトのページ番号と下位
１２ビツトのページ内オフセットに分割さ扛る。ページ
番号は実記憶上の固定ｒドレスに配置さｎたページテー
ブル−（ＰＴ肋λら必要とさｎるページディスクリブタ
（ＰＤ）ｔ−選択する。ＰＤには１２ピツトのページの
ベースアドレス情報が格納さｎておりこの情報と１２ビ
ツトのページ内オフセット情報により２４ビツトの実ア
ドレスが生成さ■る。一般には毎回ＦＴを参照する無駄
金省くためＬＳＩ内部にＰＤの一部の情報をバッファに
持ちこ牡を参照することにより商運にペースアドレスを
生成する。このバッファをＴＬＢ（Ｔｒａｎｓｌａｔｉ
ｏｎ Ｌｏｏｋａｓｉｄｅ Ｂａｆｆｅｒ）という。夾
γ ′ドレス既知の場せに仮想アドレス【知るには仮想
アドレスの中で実アドレスと一致しない部分を知ｎば解
る。この部分を含む情報を仮想アドレス情報ｔ報と称す
。ページ番号は仮想アドレス情報の１つである。
トすなわち４．３Ｇバイト、実アドレス空間は２２４バ
イトすなわち１６Ｍ／’４’ｒトとしである。３２ビツ
トの仮想アドレスは上位２０ピツトのページ番号と下位
１２ビツトのページ内オフセットに分割さ扛る。ページ
番号は実記憶上の固定ｒドレスに配置さｎたページテー
ブル−（ＰＴ肋λら必要とさｎるページディスクリブタ
（ＰＤ）ｔ−選択する。ＰＤには１２ピツトのページの
ベースアドレス情報が格納さｎておりこの情報と１２ビ
ツトのページ内オフセット情報により２４ビツトの実ア
ドレスが生成さ■る。一般には毎回ＦＴを参照する無駄
金省くためＬＳＩ内部にＰＤの一部の情報をバッファに
持ちこ牡を参照することにより商運にペースアドレスを
生成する。このバッファをＴＬＢ（Ｔｒａｎｓｌａｔｉ
ｏｎ Ｌｏｏｋａｓｉｄｅ Ｂａｆｆｅｒ）という。夾
γ ′ドレス既知の場せに仮想アドレス【知るには仮想
アドレスの中で実アドレスと一致しない部分を知ｎば解
る。この部分を含む情報を仮想アドレス情報ｔ報と称す
。ページ番号は仮想アドレス情報の１つである。
／
この例でも１１」るように、プログラムから児える論理
アドレスは災アドレスの内容と大１１］ＶＣ異なＶ％か
つＬＳＩの外部からは論理アドレスを直接知ることがで
きない。プログラムが正常に動作している場合は論理ア
ドレス情報（仮想アドレス情報）は不要であるが、デバ
ッグ段階では必須のＩＨ報である、論理アドレス空間報
なしにはプログラムの実行軌跡ヲ埠うことができないた
め促釆のアドレス変換機構を組込んだマイクロプロセッ
サではデノくラグは殆んど不可能になるという欠点かめ
る。
アドレスは災アドレスの内容と大１１］ＶＣ異なＶ％か
つＬＳＩの外部からは論理アドレスを直接知ることがで
きない。プログラムが正常に動作している場合は論理ア
ドレス情報（仮想アドレス情報）は不要であるが、デバ
ッグ段階では必須のＩＨ報である、論理アドレス空間報
なしにはプログラムの実行軌跡ヲ埠うことができないた
め促釆のアドレス変換機構を組込んだマイクロプロセッ
サではデノくラグは殆んど不可能になるという欠点かめ
る。
この解水のため原理的には論理アドレス、央アドレスと
もに１，８Ｉ外へ出力子ｎばよい。しかし単純にビンを
割当て各々の情報を出力すると第１図の例ではページ番
号に相当する２０ピットｔ＝出力せねばならず、ビン数
にして２０ビンの増加を米たす。この様なビン数の増加
はＬＳＩ の製造コスト（最近ではＬＳＩチップコスト
もさることなカラパッケージコストが無視できない）の
大幅な増加τ招き、かつ特殊な多ビン構造のパッケージ
が必要となるという問題を招来する。
もに１，８Ｉ外へ出力子ｎばよい。しかし単純にビンを
割当て各々の情報を出力すると第１図の例ではページ番
号に相当する２０ピットｔ＝出力せねばならず、ビン数
にして２０ビンの増加を米たす。この様なビン数の増加
はＬＳＩ の製造コスト（最近ではＬＳＩチップコスト
もさることなカラパッケージコストが無視できない）の
大幅な増加τ招き、かつ特殊な多ビン構造のパッケージ
が必要となるという問題を招来する。
（発明の目的）
本発明の目的は仮想アドレス情報を他の出力情報トマル
チプレクスし時分割で出力する仁とにより１，８Ｉ の
端子数を大幅に増加することなく仮想アドレス情報を外
部に出力することができデパック作業の効率を格段に同
上せしめることのできるマイクロプロセッサを提供丁ゐ
ことにある。
チプレクスし時分割で出力する仁とにより１，８Ｉ の
端子数を大幅に増加することなく仮想アドレス情報を外
部に出力することができデパック作業の効率を格段に同
上せしめることのできるマイクロプロセッサを提供丁ゐ
ことにある。
（発明の構成）
本発明の装置は、仮想アドレスを格納する格納手段と、
前記格納手段から仮想アドレスの供給をうけ該仮想アド
レスを実アドレスに変換し該変換の終了時にアドレス変
換終了信号音＠生ずるアドレス変換手段と、前記格納手
段から前記仮想アドレス情報の供給と＠記格納手段以外
からマイクロプロセッサ外に出力すべき情報の供給とを
うけ前記出力すべき情報の出力委求信号の供給に応答し
て一定時間前記出力すべき情報を外部出力し他の時間は
前記仮想アドレス情報を外部出力する出力供給手段とを
含んで構成さｎる。
前記格納手段から仮想アドレスの供給をうけ該仮想アド
レスを実アドレスに変換し該変換の終了時にアドレス変
換終了信号音＠生ずるアドレス変換手段と、前記格納手
段から前記仮想アドレス情報の供給と＠記格納手段以外
からマイクロプロセッサ外に出力すべき情報の供給とを
うけ前記出力すべき情報の出力委求信号の供給に応答し
て一定時間前記出力すべき情報を外部出力し他の時間は
前記仮想アドレス情報を外部出力する出力供給手段とを
含んで構成さｎる。
（実施例）
次に本発明の実施例について図Ｉｆｌを参照して詳細に
説明する。
説明する。
第２図は本発明の一実施例の要部を示す７０ツク図であ
る。第２図のマイクロプロセッサの要部は仮想アドレス
を保持する仮想アドレスレジスタ１と、アドレス変換器
２と、仮想アビ２フ４ｇ号中必要な部分を保持する２ツ
チ３と、マルチプレク＋ｊ４と、タイミング発生器５と
から構成さｎゐ。
る。第２図のマイクロプロセッサの要部は仮想アドレス
を保持する仮想アドレスレジスタ１と、アドレス変換器
２と、仮想アビ２フ４ｇ号中必要な部分を保持する２ツ
チ３と、マルチプレク＋ｊ４と、タイミング発生器５と
から構成さｎゐ。
参照数字６２よび１３は外部への出力端子ヲ、７〜ｌＯ
は複数の信号線ｉ、１１は単一の１百号線金表わす。
は複数の信号線ｉ、１１は単一の１百号線金表わす。
仮想アドレスレジスタｌに保持さｒした仮想アドレスは
信号＃Ｊ７ｔ−介しアドレス変換＠２へ送らｎる。アド
レス変換器２では仮想→実アドレス変換を行う。ここで
は第１図に従い変換をするものとする。信号線７は３２
ビツトの仮想アドレス信号ｔ％信号＠８はページ着帯に
相当する２０ピツトの信号を伝達する。アドレス変換器
２でアドレス変換を行う時間は第１図のように一旦ペー
ジテーブルτ参照する場合と前述のようにＴＬＢ ＝ｉ
参照する場合とでは大幅に異なるため、その間仮想アド
レスで必要な部分であるページ番号に相当する２゛０ビ
ツトを２ツテ３で保持する。信号線９２よびｌＯはそｎ
ぞｎ２４不 ２０本の信号線であシ。
信号＃Ｊ７ｔ−介しアドレス変換＠２へ送らｎる。アド
レス変換器２では仮想→実アドレス変換を行う。ここで
は第１図に従い変換をするものとする。信号線７は３２
ビツトの仮想アドレス信号ｔ％信号＠８はページ着帯に
相当する２０ピツトの信号を伝達する。アドレス変換器
２でアドレス変換を行う時間は第１図のように一旦ペー
ジテーブルτ参照する場合と前述のようにＴＬＢ ＝ｉ
参照する場合とでは大幅に異なるため、その間仮想アド
レスで必要な部分であるページ番号に相当する２゛０ビ
ツトを２ツテ３で保持する。信号線９２よびｌＯはそｎ
ぞｎ２４不 ２０本の信号線であシ。
外部出力ビン６は合計２４個のアドレス信号出力ビンで
ある。信号線９２よびｌＯよシマルチプレクサ４に人力
さｎた信号はタイミング発生器５から出力さ扛るタイミ
ングでマルチプレクサさ几る。
ある。信号線９２よびｌＯよシマルチプレクサ４に人力
さｎた信号はタイミング発生器５から出力さ扛るタイミ
ングでマルチプレクサさ几る。
すなわち実アドレス信号２４本中、２０本に時分割で仮
想アドレス中のページ番号（仮想アドレス情報）の信号
が乗せら扛ることになる。第３図はこの殊子會外部出力
ビン６のめるｌビンにつき示したタイムチャートである
。
想アドレス中のページ番号（仮想アドレス情報）の信号
が乗せら扛ることになる。第３図はこの殊子會外部出力
ビン６のめるｌビンにつき示したタイムチャートである
。
第３図ｖｃ２いて上段が外部出力ビン６の出力。
下段がタイミング発生器５の出方で矢印の方向に笑時間
がすすむものとする。タイミング発生器５のタイミング
信号はアドレス変換器２での変換作莱中に論理″ｌ”の
レベルとなる。この間笑アドレスは確定しておらず、−
万、仮想アドレス情報は既に定っているためこの信号が
論理１１”の期間中仮想アドレス情報を出力する。その
後アドレス変換器２での変換が終了すると信号＠ｌｌを
介して変換終了をタイミング発生器５へ伝え、タイミン
グ発生器５の出力は論理１０″となり、実アドレスが出
力さｎる。タイミング発生器５０出方は外部出力ビン１
３ｔ−介して外部へ出力さｎるのでＬＳＩ 外部に於い
て容易に仮想アドレス１ｄ報と夾アドレスとを区別する
ことができる。
がすすむものとする。タイミング発生器５のタイミング
信号はアドレス変換器２での変換作莱中に論理″ｌ”の
レベルとなる。この間笑アドレスは確定しておらず、−
万、仮想アドレス情報は既に定っているためこの信号が
論理１１”の期間中仮想アドレス情報を出力する。その
後アドレス変換器２での変換が終了すると信号＠ｌｌを
介して変換終了をタイミング発生器５へ伝え、タイミン
グ発生器５の出力は論理１０″となり、実アドレスが出
力さｎる。タイミング発生器５０出方は外部出力ビン１
３ｔ−介して外部へ出力さｎるのでＬＳＩ 外部に於い
て容易に仮想アドレス１ｄ報と夾アドレスとを区別する
ことができる。
第４図は第２図に使用さｎるマルチプレクサの回路図で
ある。第４図中のマルチプレクサはＡＮＤゲーチ１４９
よび１５と０几ゲート１６とインバータ１７とから構成
さ扛る。タイミング発生器５よりの信号が論理″′Ｏｍ
の場合ＡＮＬＩゲー）１４は出力が論理１０”とな９．
−万１ぎ号機９からの信号はＡＮＤグー）１５にインバ
ータ１７を通じて論理１１”が供給さ扛るためそのまま
０几ゲート１６へ入力さｐる。ＯＲゲート１６の出力は
信号線９よりの信号となる。逆にタイミング発生器５の
信号が論理１１”となるとＡＮＤ ゲート１４が開きＡ
ＮＤゲート１５は閉じることになυ０几ゲート１６へは
信号線ｌＯよりの信号が入力さｎそのままＯｋＬゲート
１６の出力となる。
ある。第４図中のマルチプレクサはＡＮＤゲーチ１４９
よび１５と０几ゲート１６とインバータ１７とから構成
さ扛る。タイミング発生器５よりの信号が論理″′Ｏｍ
の場合ＡＮＬＩゲー）１４は出力が論理１０”とな９．
−万１ぎ号機９からの信号はＡＮＤグー）１５にインバ
ータ１７を通じて論理１１”が供給さ扛るためそのまま
０几ゲート１６へ入力さｐる。ＯＲゲート１６の出力は
信号線９よりの信号となる。逆にタイミング発生器５の
信号が論理１１”となるとＡＮＤ ゲート１４が開きＡ
ＮＤゲート１５は閉じることになυ０几ゲート１６へは
信号線ｌＯよりの信号が入力さｎそのままＯｋＬゲート
１６の出力となる。
本実施例においては、説明を容易にするためにタイミン
グ出力用に１ビンを要したが、仮想アドレス出力のタイ
ミングを他のマシンサイクル信号と同期することにより
こｔ′Ｌ、ｔ−省略することもできる。また本実施例で
は仮想アドレスのページ管号を出力する場合についての
べたが本発明はこｎに限るものでなく３２ビツトの仮想
アドレスをすべて出力することもできる。この場合には
上記に比し８ピンのビン増加ですむ。更に本実施例では
実アドレスの出力ビンを共用したが本発明はこｎに限る
ものでＶまなく他のマイクロプロセッサ外に出力すべき
情報の出力ビンと仮想アト９レスの出力ビンとを共用に
することもできる。
グ出力用に１ビンを要したが、仮想アドレス出力のタイ
ミングを他のマシンサイクル信号と同期することにより
こｔ′Ｌ、ｔ−省略することもできる。また本実施例で
は仮想アドレスのページ管号を出力する場合についての
べたが本発明はこｎに限るものでなく３２ビツトの仮想
アドレスをすべて出力することもできる。この場合には
上記に比し８ピンのビン増加ですむ。更に本実施例では
実アドレスの出力ビンを共用したが本発明はこｎに限る
ものでＶまなく他のマイクロプロセッサ外に出力すべき
情報の出力ビンと仮想アト９レスの出力ビンとを共用に
することもできる。
（発明の効果）
本発明にはＬＳＩのビン金大幅に増やすことなくマイク
ロプロセッサ内で発生した仮想アドレスと災アドレスと
を外部へ出力することができ、仮想記憶機能を有するマ
イクログロセッ′ｙ′を用いたプログラム開発時のデバ
グ作業の能率は大きく向上し、ひいてはプログ２ムの生
産性向上に薔与しシステム開発コストの引き下げること
のできるという効果がある。
ロプロセッサ内で発生した仮想アドレスと災アドレスと
を外部へ出力することができ、仮想記憶機能を有するマ
イクログロセッ′ｙ′を用いたプログラム開発時のデバ
グ作業の能率は大きく向上し、ひいてはプログ２ムの生
産性向上に薔与しシステム開発コストの引き下げること
のできるという効果がある。
第１図は仮想→実アドレス変換の論理的な機能を表わす
説明図、第２図は本発明の一実施例の要部を示すブロッ
ク図、第３図は仮想２よび災アドレスとタイミング信号
５の関係を表わすタイムチャート、第４図は＠２図に使
用さ牡るマルチブレフサの回路図である。 ｌ・・・・・・仮想アドレスレジスタ、２・・・・・・
アドレス変変換器、３・・・・−・２ツチ、４・・・・
・・マルチプレクＶ。 ５・・・・・・タイミング発生器、６．１３・旧・・外
部出力ビン、７〜１２・・・・・・信号＠、１４．１５
・・・・・・ＡＮＩ）ゲート、１６・・・・・・０几ゲ
ート、１７・・・・・・インバータ。 峯３回 ／２ ｖ−４−侶
説明図、第２図は本発明の一実施例の要部を示すブロッ
ク図、第３図は仮想２よび災アドレスとタイミング信号
５の関係を表わすタイムチャート、第４図は＠２図に使
用さ牡るマルチブレフサの回路図である。 ｌ・・・・・・仮想アドレスレジスタ、２・・・・・・
アドレス変変換器、３・・・・−・２ツチ、４・・・・
・・マルチプレクＶ。 ５・・・・・・タイミング発生器、６．１３・旧・・外
部出力ビン、７〜１２・・・・・・信号＠、１４．１５
・・・・・・ＡＮＩ）ゲート、１６・・・・・・０几ゲ
ート、１７・・・・・・インバータ。 峯３回 ／２ ｖ−４−侶
Claims (2)
- （１） 仮想アドレスを格納する格納手段と。 前記格納手段から前記仮想アドレスの供給をうけ該仮想
アドレスを実アドレスに変換し該変換の終了時にアドレ
ス変換終了信号を発生するアドレス変換手段と、 前記格納手段から仮想アドレス情報の供給と前記格納手
段以外からマイクロプロセッサ外に出力すべき情報の供
給とをうけ前記出力すべき情報の出力要求信号の供給に
応答して一定時間前記出力すべき情報を外部出力し他の
時間は前記仮想アドレス情報を外部出力する出力供給手
段とを含むことｔ−特徴とするマイクロプロセッサ。 - （２）格納手段以外からマイクロプロセッサ外に出力す
べき情報としてアドレス変換手段から供給される実アド
レスを使用し出力要求信号として前記アドレス変換手段
から供給さ牡るアドレス変換終了信号を使用することを
特徴とする特許請求の範囲第（１）項記載のマイクロプ
ロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001624A JPS60146341A (ja) | 1984-01-09 | 1984-01-09 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001624A JPS60146341A (ja) | 1984-01-09 | 1984-01-09 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60146341A true JPS60146341A (ja) | 1985-08-02 |
| JPH0330173B2 JPH0330173B2 (ja) | 1991-04-26 |
Family
ID=11506683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001624A Granted JPS60146341A (ja) | 1984-01-09 | 1984-01-09 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60146341A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03248245A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | マイクロプロセッサ |
| US5132971A (en) * | 1987-02-06 | 1992-07-21 | Anritsu Corporation | In-circuit emulator |
| JPH0561719A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 仮想記憶制御システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112746U (ja) * | 1979-01-31 | 1980-08-08 | ||
| JPS5644952A (en) * | 1979-09-21 | 1981-04-24 | Matsushita Electric Ind Co Ltd | Micro processor |
| JPS5847464U (ja) * | 1981-09-28 | 1983-03-30 | 林 弘通 | 研磨紙ホルダ |
-
1984
- 1984-01-09 JP JP59001624A patent/JPS60146341A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112746U (ja) * | 1979-01-31 | 1980-08-08 | ||
| JPS5644952A (en) * | 1979-09-21 | 1981-04-24 | Matsushita Electric Ind Co Ltd | Micro processor |
| JPS5847464U (ja) * | 1981-09-28 | 1983-03-30 | 林 弘通 | 研磨紙ホルダ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132971A (en) * | 1987-02-06 | 1992-07-21 | Anritsu Corporation | In-circuit emulator |
| JPH03248245A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | マイクロプロセッサ |
| JPH0561719A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 仮想記憶制御システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330173B2 (ja) | 1991-04-26 |
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