JPH0546582B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 実記憶モードと仮想記憶モードを持つ情報処理
装置では、仮想記憶モードで動作中は、仮想アド
レスが非ページング領域を指示していても、仮想
記憶モードと同じ命令実行時間で動作するが、仮
想アドレスを実アドレスに変換する必要が無いた
め、この変換時間を節減するように実記憶モード
と同じクロツクをプロセツサに供給して、命令実
行時間を短縮した。

〔産業上の利用分野〕

本発明は実記憶モードと仮想記憶モードで動作
可能な情報処理装置に係り、特に仮想記憶モード
で動作時に仮想アドレスが非ページング領域を指
示している場合、実記憶モード動作時と同じ命令
実行時間となるようにした仮想記憶モードにおけ
る命令実行制御方式に関する。

仮想記憶モードを持つた情報処理装置は、大き
なアドレス空間をプログラムで使用することが出
来るが、仮想アドレスを実アドレスに変換するの
に多くの時間を必要とする。従つて、仮想記憶モ
ードにおいて、命令の実行時間を出来るだけ短縮
することが要望されている。

〔従来の技術〕

第４図は従来の仮想記憶制御方式を説明するブ
ロツク図である。

本例は仮想記憶がページ単位に分割されてお
り、１ページが2Kバイトであるものとすると、
マイクロプロセツサ１からは24ビツトの論理アド
レス（仮想アドレス、以後最上位ビツトを２²³、
最下位ビツトを２⁰で表す）が送出される。そし
て、上位13ビツト２²³〜２¹¹が論理ページアドレ
スで下位11ビツト２¹⁰〜２⁰がページ内アドレス
となる。

本例は仮想記憶モードと実記憶モードの両方の
モードで動作することが可能であり、仮想記憶モ
ードで動作する時、通常論理アドレスを実アドレ
スに変換するため、公知の通りハードウエアとし
てTLB（Translation Lookaside Buffer）と呼
ばれる高速RAMで構成されたアドレス変換テー
ブルTLB２が使用される。

このTLB２は2048個のエントリを持つており、
前記上位13ビツトの論理ページアドレス２²³〜２
¹¹の内２²¹〜２¹¹の11ビツトによりアドレツシン
グされる。そして、各エントリの内容は実ページ
アドレス11ビツトとタグ部３ビツトから構成され
る。

このタグ部３ビツトは、当該エントリの有効性
又は無効性を示す１ビツトと、マイクロプロセツ
サ１が送出する論理ページアドレスの２²³，２²²
の２ビツトと比較され、一致した時のみ該当エン
トリを有効とするための２ビツトとから構成され
る。

従つて、比較回路３によりマイクロプロセツサ
１が送出した論理アドレスの内の２²³，２²²の２
ビツトとTLB２のタグ部から送出された２ビツ
トが一致し、且つタグ部の有効性／無効性を示す
１ビツトがエントリの有効性を示しており、選択
されたTLB２のエントリが有効と判定された場
合、TLB２からマルチプレクサ４を経て実ペー
ジアドレス11ビツト２²¹〜２¹¹がレジスタ５の実
ページアドレス領域に送出され、マイクロプロセ
ツサ１から送出されるページ内アドレス11ビツト
２¹⁰〜２⁰がレジスタ５のページ内アドレス領域
に入り、ここで22ビツトの実アドレスが構成さ
れ、主記憶６に送出されて、主記憶６がアクセス
される。

この命令が主記憶６からデータの読出しを指示
する主記憶リード命令であると、主記憶６から読
出されたデータは、ECC回路７を経て誤りを訂
正された後マイクロプロセツサ１に送出される。

クロツク制御回路８はマイクロプロセツサ１以
外のハードウエアの動作に必要な基準クロツクを
Ａを経て供給し、マイクロプロセツサ１にはマイ
クロプロセツサ１が指示する仮想記憶モードか、
実記憶モードかにより基準クロツクから分周した
MPUクロツクを選択して送出すると共に、マル
チプレクサ４の切替信号を送出する。

第５図は仮想記憶モードにおけるタイムチヤー
トである。

クロツク制御回路８はマイクロプロセツサ１か
ら仮想記憶モードが通知されると、論理アドレス
が送出されてから、主記憶６よりデータがマイク
ロプロセツサ１に送出されるまで、基準クロツク
の８周期分、即ち8τ必要なため、マイクロプロセ
ツサ１には、MPUクロツクを論理アドレス送出
から8τ後に送出し、マルチプレクサ４をTLB2側
に切替える。

この間に前記の如く論理アドレス２²³〜２¹¹が
TLB２に送出され、TLBリードデータに示す如
く、最初は不定状態があり、しばらくしてデータ
が読出され、マルチプレクサ４に送出される。

そして、実アドレスに示す如く、レジスタ５の
実ページアドレス領域に送出されたTLBリード
データ、レジスタ５のページ内アドレス領域に格
納された論理アドレス２¹⁰〜２⁰と合成され、前
記同様に22ビツトの実アドレスが構成されて主記
憶６に送出される。

従つて、主記憶リードデータに示す如きタイミ
ングで読出されたデータが、ECC回路７を経て
誤りを訂正され、マイクロプロセツサ１に入力す
る。

第６図は実記憶モードにおけるタイムチヤート
である。

クロツク制御回路８はマイクロプロセツサ１か
ら実記憶モードが通知されると、論理アドレスが
送出されてから、主記憶６よりデータがマイクロ
プロセツサ１に送出されるまで、基準クロツクの
６周期分、即ち6τ必要なため、マイクロプロセツ
サ１には、MPUクロツクを論理アドレス送出か
ら6τ後に送出し、マルチプレクサ４をマイクロプ
ロセツサ１側に切替える。

マイクロプロセツサ１が送出する論理アドレス
24ビツトは、そのまま実アドレスとなる。マルチ
プレクサ４は論理アドレス２²³〜２¹¹をレジスタ
５の実ページアドレス領域に送出する。又、マイ
クロプロセツサ１が送出する論理アドレスの下位
11ビツト２¹⁰〜２⁰はレジスタ５のページ内アド
レス領域に入力し、実アドレスに示す如く、合成
されて主記憶６に送出される。

従つて、主記憶リードデータに示す如きタイミ
ングで読出されたデータがECC回路７を経てマ
イクロプロセツサ１に入力する。

第６図の場合は、第５図に示すTLBリードデ
ータに要する時間が不要なため、2τ分少ない時間
でマイクロプロセツサ１は必要とするデータを読
出すことが出来る。

〔発明が解決しようとする問題点〕

上記の如く、仮想記憶モードではTLBをアク
セスする時間が必要なため、主記憶リード命令実
行において、実記憶モードよりも2τ余計に時間が
かかる。ところが、仮想記憶モードでも、アドレ
ス変換されない領域、即ち、非ページング領域の
アクセスには、TLBをアクセスする必要が無い。

この場合、実記憶モードと同様に論理アドレス
がそのまま実アドレスとなり、主記憶がアクセス
される。しかし、クロツク制御回路はマイクロプ
ロセツサから指示されるモード信号のみで、
MPUクロツクを選択するため、非ページング領
域アクセス時のTLBアクセス不要の際も、マイ
クロプロセツサにはMPUクロツクが命令開始か
ら8τ経過しないと供給されず、命令実行時間の短
縮を図ることが出来ないという問題がある。

〔問題点を解決するための手段〕

本発明はこのような問題点に鑑み、仮想記憶モ
ードの場合でも、非ページング領域アクセス時
は、実記憶モードと同じ命令実行時間となるよう
に、MPUクロツクの供給を制御しようとするも
のである。

第１図は本発明の一実施例を示す回路のブロツ
ク図である。

第１図は第４図にデコーダ１０を追加し、クロ
ツク制御回路９にデコーダ１０の出力により、実
記憶モードと同じMPUクロツクを送出する機能
を追加したものである。

デコーダ１０は例えば論理アドレスのOKバイ
トから8Kバイトまでの空間が非ページジング領
域の場合には、論理アドレスの２²³〜２¹³が総て
“０”であることを検出し、クロツク制御回路９
に非ページング領域信号を送出して、実記憶モー
ド時と同じ6τのMPUクロツクを送出させる構成
とする。

〔作用〕

上記構成とすることにより、デコーダ１０は仮
想記憶モードであつても、非ページング領域アク
セス時には、クロツク制御回路９に指示して、実
記憶モードと同じMPUクロツクを、マイクロプ
ロセツサ１に供給することが出来るため、命令実
行時間の短縮を実現することが出来る。

〔実施例〕

第１図において、１〜７の動作は第４図と同様
である。デコーダ１０はマイクロプロセツサ１が
送出した論理アドレスの２²³〜２¹³が総て“０”
の場合、“１”をクロツク制御回路９に送出する。

第２図はクロツク制御回路９の一例を示すブロ
ツク図である。

基準クロツクは２分周回路１１で分周され、３
分周／４分周回路１２に入る。マイクロプロセツ
サ１から実記憶モード時には実記憶モード信号と
して“１”が端子ＢからOR回路１３に入り、マ
ルチプレクサ切替信号として、マルチプレクサ４
に送出されると共に、３分周／４分周回路１２に
送出される。

OR回路１３の出力“１”により、３分周／４
分周回路１２は３分周回路が動作し、MPUクロ
ツクとしては２分周回路１１と合わせて基準クロ
ツクを６分周したクロツクが送出され、マルチプ
レクサ４はマイクロプロセツサ１側に切替えられ
る。

又、マイクロプロセツサ１から仮想記憶モード
時には“０”が端子ＢからOR回路１３に入力
し、３分周／４分周回路１２はOR回路１３の出
力が“０”のため、４分周回路が動作する。

従つて、MPUクロツクとしては基準クロツク
を８分周したクロツクが送出され、マルチプレク
サ４はTLB２側に切替えられる。

デコーダ１０からは非ページング領域信号とし
て“１”がOR回路１３に入力する。従つて、３
分周／４分周回路１２は３分周回路が動作し、
MPUクロツクとしては基準クロツクを６分周し
たクロツクが送出され、マルチプレクサ４はマイ
クロプロセツサ１側に切替えられる。

第３図は第１図の動作を説明するタイムチヤー
トである。

マイクロプロセツサ１は第２図に示すクロツク
制御回路９の端子Ｂに“０”を送出し、MPUク
ロツクの立ち下がりで論理アドレス２²³〜２¹¹
と論理アドレス２¹⁰〜２⁰を送出する。デコーダ
１０は非ページング領域信号に示す如く、“１”
をクロツク制御回路９に送出する。

従つて、クロツク制御回路９は第２図で説明し
た如く、MPUクロツクから6τ後のMPUクロツ
クをの代わりに送出する。マルチプレクサ４
はクロツク制御回路９が送出する“１”により、
マルチプレクサ１が送出する論理アドレス２²³〜
２¹¹をレジスタ５の実ページアドレス領域に送出
する。

従つて、レジスタ５において実アドレスに示す
如く、論理アドレス２¹⁰〜２⁰と合成された実ア
ドレスが主記憶６に送出され、主記憶リードデー
タに示す如きタイミングで読出されたデータが、
ECC回路７を経て誤りを訂正され、マイクロプ
ロセツサ１に入力する。

〔発明の効果〕

以上説明した如く、本発明は仮想記憶モードで
あつても、非ページング領域アクセス時には、実
記憶モードと同じ命令実行時間で済み、全体とし
て命令実行時間を短縮することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロツ
ク図、第２図はクロツク制御回路の一例を示すブ
ロツク図、第３図は第１図の動作を説明するタイ
ムチヤート、第４図は従来の仮想記憶制御方式を
説明するブロツク図、第５図は仮想記憶モードに
おけるタイムチヤート、第６図は実記憶モードに
おけるタイムチヤートである。 図において、１はマイクロプロセツサ、２は
TLB、３は比較回路、４はマルチプレクサ、５
はレジスタ、６は主記憶、７はECC回路、８，
９はクロツク制御回路、１０はデコーダ、１１は
２分周回路、１２は３分周／４分周回路、１３は
OR回路である。

Claims (1)

1. 【特許請求の範囲】 １ 実記憶モードと仮想記憶モードを持つ情報処
   理装置において、 仮想アドレスが非ページング領域を示している
   ことを検出するデコーダ１０と、 該デコーダ１０の出力によりプロセツサ１に実
   記憶モード動作時と同じクロツクを供給するクロ
   ツク制御回路９とを設け、 仮想記憶モードで動作中であつても、仮想アド
   レスが非ページング領域を指示していた場合、プ
   ロセツサ１には実記憶モードと同じクロツクを供
   給することを特徴とする仮想記憶モードにおける
   命令実行制御方式。