JPH0573424A - 高速アドレス変換方式 - Google Patents
高速アドレス変換方式Info
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- JPH0573424A JPH0573424A JP3231316A JP23131691A JPH0573424A JP H0573424 A JPH0573424 A JP H0573424A JP 3231316 A JP3231316 A JP 3231316A JP 23131691 A JP23131691 A JP 23131691A JP H0573424 A JPH0573424 A JP H0573424A
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Abstract
(57)【要約】
【目的】論理アドレスを実アドレスに変換する場合に、
一度読み出したページテーブルベースアドレスを再使用
して後続の論理ページアドレスに対応するページテーブ
ルを先読みすることにより後続のアドレス変換を高速に
行う。 【構成】従来のアドレス変換回路に加えて、論理ページ
アドレスに＋１する加算器と、＋１加算された論理ペー
ジアドレスを格納するレジスタと、ページベースアドレ
スを格納するレジスタと、＋１された論理ページアドレ
スがページテーブル長を越えていないかチェックする回
路と、＋１した論理ページアドレスの実アドレスへの変
換が有効かどうかを示すフラグとを備えている。 【効果】一度読みだしたページテーブルベースアドレス
を退避しておき後続の論理ページのページテーブルの読
出しに使用することにより、アドレス変換を高速に行う
ことごできるという効果がある。
一度読み出したページテーブルベースアドレスを再使用
して後続の論理ページアドレスに対応するページテーブ
ルを先読みすることにより後続のアドレス変換を高速に
行う。 【構成】従来のアドレス変換回路に加えて、論理ページ
アドレスに＋１する加算器と、＋１加算された論理ペー
ジアドレスを格納するレジスタと、ページベースアドレ
スを格納するレジスタと、＋１された論理ページアドレ
スがページテーブル長を越えていないかチェックする回
路と、＋１した論理ページアドレスの実アドレスへの変
換が有効かどうかを示すフラグとを備えている。 【効果】一度読みだしたページテーブルベースアドレス
を退避しておき後続の論理ページのページテーブルの読
出しに使用することにより、アドレス変換を高速に行う
ことごできるという効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、仮想アドレスを実アド
レスに変換する方法に関し、特に連続した仮想ページア
ドレスを変換する場合に高速にアドレス変換を実行する
高速アドレス変換方式に関する。
レスに変換する方法に関し、特に連続した仮想ページア
ドレスを変換する場合に高速にアドレス変換を実行する
高速アドレス変換方式に関する。
【０００２】
【従来の技術】仮想記憶方式を用いた計算機においては
メモリをアクセスするために論理アドレスを物理アドレ
スに変換する必要がある。このアドレス変換を高速に実
行するためにハードウェアで自動的にアドレス変換を実
行する装置がある。仮想アドレスから物理アドレスへの
変換方法の一例を図３に示す。仮想アドレスから物理ア
ドレスへの変換方法の一例を以下に説明する。
メモリをアクセスするために論理アドレスを物理アドレ
スに変換する必要がある。このアドレス変換を高速に実
行するためにハードウェアで自動的にアドレス変換を実
行する装置がある。仮想アドレスから物理アドレスへの
変換方法の一例を図３に示す。仮想アドレスから物理ア
ドレスへの変換方法の一例を以下に説明する。
【０００３】最初に第１テーブルベースレジスタ２１に
論理アドレスレジスタの第１テーブルオフセット３４を
加算し、主記憶部に用意された第１テーブル２５の内容
を読み出す。この第１テーブル２５の内容には第２テー
ブルベースアドレス２２と第２テーブルのテーブル長が
書き込まれており、この第２テーブルベースアドレス２
２に論理アドレスの第２テーブルのオフセット３５の値
を加算し、主記憶部の第２テーブル２６の内容を読み出
す。この第２テーブル２６には第３テーブルベースアド
レス２３と第３テーブルテーブル長が書き込まれてお
り、この第３テーブルのベースアドレス２３に論理アド
レスレジスタの第３テーブルオフセット３６の値を加算
し、第３テーブル２７の内容を読み出す。第３テーブル
の内容には、ページアドレス２４が書き込まれており、
この第３テーブルのページアドレス２４に論理アドレス
レジスタのページ内オフセット２８を加算することによ
り目的とするデータの主記憶部３１上の物理アドレスが
求められる。
論理アドレスレジスタの第１テーブルオフセット３４を
加算し、主記憶部に用意された第１テーブル２５の内容
を読み出す。この第１テーブル２５の内容には第２テー
ブルベースアドレス２２と第２テーブルのテーブル長が
書き込まれており、この第２テーブルベースアドレス２
２に論理アドレスの第２テーブルのオフセット３５の値
を加算し、主記憶部の第２テーブル２６の内容を読み出
す。この第２テーブル２６には第３テーブルベースアド
レス２３と第３テーブルテーブル長が書き込まれてお
り、この第３テーブルのベースアドレス２３に論理アド
レスレジスタの第３テーブルオフセット３６の値を加算
し、第３テーブル２７の内容を読み出す。第３テーブル
の内容には、ページアドレス２４が書き込まれており、
この第３テーブルのページアドレス２４に論理アドレス
レジスタのページ内オフセット２８を加算することによ
り目的とするデータの主記憶部３１上の物理アドレスが
求められる。
【０００４】従来の方法では仮想アドレスに変換する必
要が生じた場合、前記の処理を最初から行なう必要があ
る。
要が生じた場合、前記の処理を最初から行なう必要があ
る。
【０００５】
【発明が解決しようとする課題】上述した従来のアドレ
ス変換方式では、アドレス変換の必要が生じた場合、上
述した方法でアドレス変換を最初から行なう必要があ
り、アドレス変換のため一定の時間が必要であるという
欠点がある。
ス変換方式では、アドレス変換の必要が生じた場合、上
述した方法でアドレス変換を最初から行なう必要があ
り、アドレス変換のため一定の時間が必要であるという
欠点がある。
【０００６】
【課題を解決するための手段】本発明の高速アドレス変
換方式は、論理アドレスを実アドレスに変換するアドレ
ス変換方式であり、論理アドレスレジスタと、論理アド
レスレジスタの論理ページアドレス部に“１”を加算す
る論理ページ加算器と、前記論理ページ加算器の出力を
格納する論理ページ＋１レジスタと、アドレス変換に使
用する第１のテーブルのベーストアドレスレジスタと、
アドレス変換に使用するアドレス変換テーブルの内容を
格納するアドレス変換テーブルレジスタと、アドレス変
換テーブルの退避用のアドレス変換テーブル退避アドレ
スレジスタと、前記論理アドレスレジスタの内容からの
オフセット値を選択するオフセット選択回路と、アドレ
ス変換加算器へ入力するベースアドレスを選択するベー
スアドレス選択回路と、前記ベースアドレス選択回路の
出力と前記オフセット選択回路の出力を加算するアドレ
ス変換加算器と、論理ページアドレスとアドレス変換終
了時に出力される実ページアドレスとを格納するＴＬＢ
と、アドレス変換有効フラグと、前記ＴＬＢの論理ペー
ジアドレスと前記論理ページ＋１レジスタとの出力を選
択して出力する論理ページアドレス選択回路と、前記論
理ページアドレス選択回路の出力と前記論理アドレスレ
ジスタの論理ページアドレス部分とを比較する比較器
と、アドレス変換テーブル退避レジスタのテーブル長部
分と前記論理アドレスレジスタのテーブルオフセット値
を比較するテーブル長比較回路と、前記比較回路の出力
と前記アドレス変換有効フラグの出力によりアドレス変
換を制御するアドレス変換制御部とを備え、論理アドレ
スレジスタにより指定された論理アドレスを実アドレス
に変換し正常終了した場合に、アドレス変換に使用した
テーブルをもう一度使用し、アドレス変換が正常終了し
た論理ページアドレスの次の論理ページアドレスをアド
レス変換命令より先に読み出すことにより、連続した論
理ページアドレスのアクセスを行う場合のアドレス変換
を短縮して構成される。
換方式は、論理アドレスを実アドレスに変換するアドレ
ス変換方式であり、論理アドレスレジスタと、論理アド
レスレジスタの論理ページアドレス部に“１”を加算す
る論理ページ加算器と、前記論理ページ加算器の出力を
格納する論理ページ＋１レジスタと、アドレス変換に使
用する第１のテーブルのベーストアドレスレジスタと、
アドレス変換に使用するアドレス変換テーブルの内容を
格納するアドレス変換テーブルレジスタと、アドレス変
換テーブルの退避用のアドレス変換テーブル退避アドレ
スレジスタと、前記論理アドレスレジスタの内容からの
オフセット値を選択するオフセット選択回路と、アドレ
ス変換加算器へ入力するベースアドレスを選択するベー
スアドレス選択回路と、前記ベースアドレス選択回路の
出力と前記オフセット選択回路の出力を加算するアドレ
ス変換加算器と、論理ページアドレスとアドレス変換終
了時に出力される実ページアドレスとを格納するＴＬＢ
と、アドレス変換有効フラグと、前記ＴＬＢの論理ペー
ジアドレスと前記論理ページ＋１レジスタとの出力を選
択して出力する論理ページアドレス選択回路と、前記論
理ページアドレス選択回路の出力と前記論理アドレスレ
ジスタの論理ページアドレス部分とを比較する比較器
と、アドレス変換テーブル退避レジスタのテーブル長部
分と前記論理アドレスレジスタのテーブルオフセット値
を比較するテーブル長比較回路と、前記比較回路の出力
と前記アドレス変換有効フラグの出力によりアドレス変
換を制御するアドレス変換制御部とを備え、論理アドレ
スレジスタにより指定された論理アドレスを実アドレス
に変換し正常終了した場合に、アドレス変換に使用した
テーブルをもう一度使用し、アドレス変換が正常終了し
た論理ページアドレスの次の論理ページアドレスをアド
レス変換命令より先に読み出すことにより、連続した論
理ページアドレスのアクセスを行う場合のアドレス変換
を短縮して構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１および図２は本発明の一実施例である
高速アドレス変換回路の構成を示すブロック図である。
図１および図２はそれぞれブロック図の上部および下部
に分割された図面で信号線はＡ〜Ｊのアルファベット記
号で結ばれるようになっている。
高速アドレス変換回路の構成を示すブロック図である。
図１および図２はそれぞれブロック図の上部および下部
に分割された図面で信号線はＡ〜Ｊのアルファベット記
号で結ばれるようになっている。
【０００９】１は論理アドレスレジスタ、２は第１テー
ブルのベースアドレスを格納する第１テーブルベースア
ドレスレジスタ、３は主記憶部より読みだしたアドレス
変換テーブルを格納するアドレス変換テーブルレジス
タ、４はアドレス変換を制御するアドレス変換制御部、
５は論理アドレスレジスタ１の第３テーブルオフセット
値とアドレス変換テーブルレジスタ３のテーブル長とを
比較する第３テーブル長比較器、６はアドレス変換テー
ブルのアドレス及び実アドレスの計算に使用するオフセ
ット値を選択するオフセット選択回路、７はアドレス変
換テーブル及び実アドレスの計算に使用するベースアド
レスを選択するベースアドレス選択回路、８はオフセッ
ト選択回路６とベースアドレス選択回路７との出力を加
算しアドレス変換テーブル及び実アドレスの計算を行う
アドレス変換加算器である。
ブルのベースアドレスを格納する第１テーブルベースア
ドレスレジスタ、３は主記憶部より読みだしたアドレス
変換テーブルを格納するアドレス変換テーブルレジス
タ、４はアドレス変換を制御するアドレス変換制御部、
５は論理アドレスレジスタ１の第３テーブルオフセット
値とアドレス変換テーブルレジスタ３のテーブル長とを
比較する第３テーブル長比較器、６はアドレス変換テー
ブルのアドレス及び実アドレスの計算に使用するオフセ
ット値を選択するオフセット選択回路、７はアドレス変
換テーブル及び実アドレスの計算に使用するベースアド
レスを選択するベースアドレス選択回路、８はオフセッ
ト選択回路６とベースアドレス選択回路７との出力を加
算しアドレス変換テーブル及び実アドレスの計算を行う
アドレス変換加算器である。
【００１０】９は論理アドレスレジスタの論理ページア
ドレスの値に“１”を加算する論理ページアドレス加算
器、１０は論理ページアドレス加算器９の出力を格納す
る論理ページアドレス＋１レジスタ、１１はアドレス変
換が正常終了した場合に第２テーブルの内容を退避する
第２テーブルレジスタ、１２はアドレス変換が正常終了
した論理ページアドレスと実ページアドレスを格納する
ＴＬＢ（トランスレーションルックアサイドバッフ
ァ）、１３はＴＬＢの論理ページアドレス出力と論理ペ
ージアドレス＋１レジスタの出力を選択し出力する論理
ページアドレス選択回路、１４は論理ページアドレス選
択回路１３と論理アドレスレジスタ１の論理ページアド
レス部分を比較し一致した場合に“１”を出力する論理
ページアドレス比較回路、１５は論理ページアドレス＋
１レジスタのアドレス変換有効フラグ、１６はアドレス
変換加算器の出力である主記憶部へのアドレスを格納す
る物理アドレスレジスタ、１７はアドレス変換テーブル
やデータなどを格納する主記憶部である。
ドレスの値に“１”を加算する論理ページアドレス加算
器、１０は論理ページアドレス加算器９の出力を格納す
る論理ページアドレス＋１レジスタ、１１はアドレス変
換が正常終了した場合に第２テーブルの内容を退避する
第２テーブルレジスタ、１２はアドレス変換が正常終了
した論理ページアドレスと実ページアドレスを格納する
ＴＬＢ（トランスレーションルックアサイドバッフ
ァ）、１３はＴＬＢの論理ページアドレス出力と論理ペ
ージアドレス＋１レジスタの出力を選択し出力する論理
ページアドレス選択回路、１４は論理ページアドレス選
択回路１３と論理アドレスレジスタ１の論理ページアド
レス部分を比較し一致した場合に“１”を出力する論理
ページアドレス比較回路、１５は論理ページアドレス＋
１レジスタのアドレス変換有効フラグ、１６はアドレス
変換加算器の出力である主記憶部へのアドレスを格納す
る物理アドレスレジスタ、１７はアドレス変換テーブル
やデータなどを格納する主記憶部である。
【００１１】本実施例のアドレス変換回路の動作を以下
に説明する。
に説明する。
【００１２】以下の説明ではアドレス変換要求が発生す
る前に、各アドレス変換テーブルは主記憶上に、第１テ
ーブルベースアドレスは第１テーブルベースアドレスレ
ジスタ２に格納されているものとする。アドレス変換を
一度も行なっていない場合や前回のアドレス変換が無効
である場合には、アドレス変換有効フラグ１５には
“０”がセットされている。この場合に、アドレス変換
要求が発生し論理アドレスレジスタ１に変換すべき論理
アドレスがセットされると、アドレス変換制御部４はＴ
ＬＢ１２を検索し、その結果対応する論理ページアドレ
スが格納されていなかった場合、第１テーブルベースア
ドレスレジスタ２の第１ページアドレスが格納されてい
なかった場合、第１テーブルベースアドレスレジスタ２
の第１テーブルベースアドレスをベースアドレス７で選
択し、オフセット選択回路で論理アドレスレジスタ１の
第１テーブルオフセットを選択し、アドレス変換加算器
８で第１テーブルのアドレスを計算し、計算したアドレ
スを物理アドレスレジスタ１６にセットし、主記憶部１
７から第１テーブルを読み出す。読み出された第１テー
ブルはアドレス変換テーブルレジスタ３に格納される。
る前に、各アドレス変換テーブルは主記憶上に、第１テ
ーブルベースアドレスは第１テーブルベースアドレスレ
ジスタ２に格納されているものとする。アドレス変換を
一度も行なっていない場合や前回のアドレス変換が無効
である場合には、アドレス変換有効フラグ１５には
“０”がセットされている。この場合に、アドレス変換
要求が発生し論理アドレスレジスタ１に変換すべき論理
アドレスがセットされると、アドレス変換制御部４はＴ
ＬＢ１２を検索し、その結果対応する論理ページアドレ
スが格納されていなかった場合、第１テーブルベースア
ドレスレジスタ２の第１ページアドレスが格納されてい
なかった場合、第１テーブルベースアドレスレジスタ２
の第１テーブルベースアドレスをベースアドレス７で選
択し、オフセット選択回路で論理アドレスレジスタ１の
第１テーブルオフセットを選択し、アドレス変換加算器
８で第１テーブルのアドレスを計算し、計算したアドレ
スを物理アドレスレジスタ１６にセットし、主記憶部１
７から第１テーブルを読み出す。読み出された第１テー
ブルはアドレス変換テーブルレジスタ３に格納される。
【００１３】次にアドレス変換制御部４は第２テーブル
を読み出すために、アドレス変換テーブルレジスタ３の
第１テーブル情報にある第２テーブルベースアドレスを
ベースアドレス選択回路７で選択し、オフセット選択回
路６で論理アドレスレジスタの第２テーブルオフセット
を選択し、アドレス変換加算器で第２テーブルのアドレ
スを計算し、計算したアドレスを物理アドレスレジスタ
１６にセットし、主記憶部１７から第２テーブルを読み
出す。読み出された第２テーブルはアドレス変換テーブ
ルレジスタ３に格納される。次にアドレス変換制御部４
はアドレス変換テーブルレジスタ３の内容を第２テーブ
ルレジスタ１１に格納し、アドレス変換テーブルレジス
タに格納されている第２テーブル内の第３テーブル長と
論理アドレスレジスタ１の第３テーブルオフセットとを
比較し、第３テーブルオフセットが第３テーブル長より
小さい場合にアドレス変更有効フラグ“１”をセット
し、その他の場合には“０”をセットする。
を読み出すために、アドレス変換テーブルレジスタ３の
第１テーブル情報にある第２テーブルベースアドレスを
ベースアドレス選択回路７で選択し、オフセット選択回
路６で論理アドレスレジスタの第２テーブルオフセット
を選択し、アドレス変換加算器で第２テーブルのアドレ
スを計算し、計算したアドレスを物理アドレスレジスタ
１６にセットし、主記憶部１７から第２テーブルを読み
出す。読み出された第２テーブルはアドレス変換テーブ
ルレジスタ３に格納される。次にアドレス変換制御部４
はアドレス変換テーブルレジスタ３の内容を第２テーブ
ルレジスタ１１に格納し、アドレス変換テーブルレジス
タに格納されている第２テーブル内の第３テーブル長と
論理アドレスレジスタ１の第３テーブルオフセットとを
比較し、第３テーブルオフセットが第３テーブル長より
小さい場合にアドレス変更有効フラグ“１”をセット
し、その他の場合には“０”をセットする。
【００１４】このあと、第３テーブルを読み出すため
に、アドレス変換テーブルレジスタ３の第２テーブル情
報にある第３テーブルベースアドレスをベースアドレス
選択回路７で選択し、オフセット選択回路６で論理アド
レスレジスタの第３テーブルオフセットを選択し、アド
レス変換加算器で第３テーブルのアドレスを計算し、計
算したアドレスを物理アドレスレジスタ１６にセット
し、主記憶部１７から第３テーブルを読み出す。読み出
された第３テーブルはアドレス変換テーブルレジスタ３
に格納される。次にアドレス変換制御部４は第３テーブ
ルの実ページアドレスと論理アドレスレジスタ１の論理
ページアドレスをＴＬＢ１２に格納し、目的のデータを
読み出すために、アドレス変換テーブルレジスタ３の第
３テーブル情報にある実ページアドレスをベースアドレ
ス選択回路７で選択し、オフセット選択回路６で論理ア
ドレスレジスタのページ内オフセットを選択し、アドレ
ス変換加算器で目的とするデータの格納されている物理
アドレスを計算し、計算したアドレスを物理アドレスレ
ジスタ１６にセットし、主記憶部１７のアドレスを指定
する。
に、アドレス変換テーブルレジスタ３の第２テーブル情
報にある第３テーブルベースアドレスをベースアドレス
選択回路７で選択し、オフセット選択回路６で論理アド
レスレジスタの第３テーブルオフセットを選択し、アド
レス変換加算器で第３テーブルのアドレスを計算し、計
算したアドレスを物理アドレスレジスタ１６にセット
し、主記憶部１７から第３テーブルを読み出す。読み出
された第３テーブルはアドレス変換テーブルレジスタ３
に格納される。次にアドレス変換制御部４は第３テーブ
ルの実ページアドレスと論理アドレスレジスタ１の論理
ページアドレスをＴＬＢ１２に格納し、目的のデータを
読み出すために、アドレス変換テーブルレジスタ３の第
３テーブル情報にある実ページアドレスをベースアドレ
ス選択回路７で選択し、オフセット選択回路６で論理ア
ドレスレジスタのページ内オフセットを選択し、アドレ
ス変換加算器で目的とするデータの格納されている物理
アドレスを計算し、計算したアドレスを物理アドレスレ
ジスタ１６にセットし、主記憶部１７のアドレスを指定
する。
【００１５】この後、アドレス変換制御部４は、アドレ
ス変換有効フラグが“１”の場合に、第２のテーブルレ
ジスタ１１に格納されている第２テーブルと論理ページ
アドレス＋１レジスタの値を用いて論理ページアドレス
＋１レジスタの論理ページアドレスに対応する第３テー
ブルの読み出しを行う。読み出された第３テーブルレジ
スタはアドレス変換テーブルレジスタに格納される。
ス変換有効フラグが“１”の場合に、第２のテーブルレ
ジスタ１１に格納されている第２テーブルと論理ページ
アドレス＋１レジスタの値を用いて論理ページアドレス
＋１レジスタの論理ページアドレスに対応する第３テー
ブルの読み出しを行う。読み出された第３テーブルレジ
スタはアドレス変換テーブルレジスタに格納される。
【００１６】次に、アドレス変換要求が発生し論理アド
レスレジスタ１に変換すべき論理アドレスがセットされ
ると、アドレス変換制御部４はＴＬＢ１２を検索し、そ
の結果対応する論理ページアドレスが格納されていた場
合、つまり、論理ページ選択回路１３のＴＬＢ１２の論
理ページアドレス部を選択し論理ページ比較器１４で論
理アドレスレジスタ１の論理ページアドレス部と比較し
た結果が一致した場合、オフセット選択回路６でページ
内オフセットを選択し、ベースアドレス選択回路７でＴ
ＬＢ１２の実ページアドレス部を選択し、アドレス変換
加算器８で実アドレスを計算し、物理アドレスレジスタ
１６に物理アドレスレジスタにセットする。
レスレジスタ１に変換すべき論理アドレスがセットされ
ると、アドレス変換制御部４はＴＬＢ１２を検索し、そ
の結果対応する論理ページアドレスが格納されていた場
合、つまり、論理ページ選択回路１３のＴＬＢ１２の論
理ページアドレス部を選択し論理ページ比較器１４で論
理アドレスレジスタ１の論理ページアドレス部と比較し
た結果が一致した場合、オフセット選択回路６でページ
内オフセットを選択し、ベースアドレス選択回路７でＴ
ＬＢ１２の実ページアドレス部を選択し、アドレス変換
加算器８で実アドレスを計算し、物理アドレスレジスタ
１６に物理アドレスレジスタにセットする。
【００１７】次に、アドレス変換要求が発生し論理アド
レスレジスタ１に変換すべき論理アドレスがセットされ
ると、アドレス変換制御部４はＴＬＢ１２を検索し、そ
の結果対応する論理ページアドレスが格納されていなか
った場合には、アドレス変換制御部はアドレス変換有効
フラグを参照し、“１”がセットされている場合には論
理ページアドレス選択回路１３で論理ページアドレス＋
１レジスタ１０を選択し、論理ページアドレス比較回路
１４で論理アドレスレジスタ１の論理ページアドレス部
と比較を行う。この比較結果両論理ページアドレスが一
致した場合、つまり前にアドレス変換した論理ページア
ドレス＋１の論理ページアドレスを持つ論理アドレスの
アドレス変換だった場合、この論理アドレスに対応する
第３テーブルはアドレス変換テーブルレジスタに格納さ
れており、第１テーブルの読み出しからアドレス変換を
実行しなくてもよい。アドレス変換制御部はオフセット
選択回路６で論理アドレスレジスタのページ内オフセッ
トを選択し、ベースアドレス選択回路７でアドレス変換
テーブルレジスタを選択し、アドレス変換加算器で実ア
ドレスを計算し、論理アドレスレジスタ１の論理ページ
アドレス部とアドレス変換テーブルレジスタ３の実ペー
ジアドレス部をＴＬＢ１２に格納する。
レスレジスタ１に変換すべき論理アドレスがセットされ
ると、アドレス変換制御部４はＴＬＢ１２を検索し、そ
の結果対応する論理ページアドレスが格納されていなか
った場合には、アドレス変換制御部はアドレス変換有効
フラグを参照し、“１”がセットされている場合には論
理ページアドレス選択回路１３で論理ページアドレス＋
１レジスタ１０を選択し、論理ページアドレス比較回路
１４で論理アドレスレジスタ１の論理ページアドレス部
と比較を行う。この比較結果両論理ページアドレスが一
致した場合、つまり前にアドレス変換した論理ページア
ドレス＋１の論理ページアドレスを持つ論理アドレスの
アドレス変換だった場合、この論理アドレスに対応する
第３テーブルはアドレス変換テーブルレジスタに格納さ
れており、第１テーブルの読み出しからアドレス変換を
実行しなくてもよい。アドレス変換制御部はオフセット
選択回路６で論理アドレスレジスタのページ内オフセッ
トを選択し、ベースアドレス選択回路７でアドレス変換
テーブルレジスタを選択し、アドレス変換加算器で実ア
ドレスを計算し、論理アドレスレジスタ１の論理ページ
アドレス部とアドレス変換テーブルレジスタ３の実ペー
ジアドレス部をＴＬＢ１２に格納する。
【００１８】また、論理ページアドレス＋１レジスタに
は論理アドレスレジスタ１の論理ページアドレスに＋１
した値がセットし直され、第２テーブルレジスタ１１内
の第３テーブル長と論理アドレスレジスタ１の第３テー
ブルオフセットが第３テーブル長比較回路で比較され、
論理アドレスレジスタ１の第３テーブルオフセットの方
が小さかった場合、アドレス変換制御部４はアドレス変
換有効フラグ１５に“１”をセットし、そうでなければ
“０”をセットする。アドレス変換加算器８で計算され
た実アドレスは物理アドレスレジスタ１６にセットさ
れ、主記憶部のアドレスが指定される。
は論理アドレスレジスタ１の論理ページアドレスに＋１
した値がセットし直され、第２テーブルレジスタ１１内
の第３テーブル長と論理アドレスレジスタ１の第３テー
ブルオフセットが第３テーブル長比較回路で比較され、
論理アドレスレジスタ１の第３テーブルオフセットの方
が小さかった場合、アドレス変換制御部４はアドレス変
換有効フラグ１５に“１”をセットし、そうでなければ
“０”をセットする。アドレス変換加算器８で計算され
た実アドレスは物理アドレスレジスタ１６にセットさ
れ、主記憶部のアドレスが指定される。
【００１９】この後、アドレス変換制御部はアドレス変
換有効フラグを参照し、“１”がセットされていた場合
はオフセット選択回路６で論理ページアドレスレジスタ
の第３テーブルオフセット値を選択し、ベースアドレス
選択回路７で第２テーブルレジスタの第３テーブルオフ
セット値を選択し、ベースアドレス選択回路７で第２テ
ーブルレジスタ１１に格納されている第３テーブルベー
スアドレスを選択し、アドレス変換加算器８で第３テー
ブルのアドレスを計算し、物理アドレスレジスタ１６に
第３テーブルのアドレスをセットし、主記憶部より第３
テーブルを読み出し、アドレス変換テーブルレジスタ３
に論理ページアドレス＋１レジスタ１０に対応する第３
テーブルを格納する。
換有効フラグを参照し、“１”がセットされていた場合
はオフセット選択回路６で論理ページアドレスレジスタ
の第３テーブルオフセット値を選択し、ベースアドレス
選択回路７で第２テーブルレジスタの第３テーブルオフ
セット値を選択し、ベースアドレス選択回路７で第２テ
ーブルレジスタ１１に格納されている第３テーブルベー
スアドレスを選択し、アドレス変換加算器８で第３テー
ブルのアドレスを計算し、物理アドレスレジスタ１６に
第３テーブルのアドレスをセットし、主記憶部より第３
テーブルを読み出し、アドレス変換テーブルレジスタ３
に論理ページアドレス＋１レジスタ１０に対応する第３
テーブルを格納する。
【００２０】次に、アドレス変換要求が発生し論理アド
レスレジスタ１に変換すべき論理アドレスがセットされ
ると、アドレス変換制御部４はＴＬＢ１２を検索し、そ
の結果対応する論理ページアドレスが格納されていなか
った場合には、アドレス変換制御部はアドレス変換有効
フラグを参照し、“１”がセットされている場合には論
理ページアドレス選択回路１３で論理ページアドレス＋
１レジスタ１０を選択し、論理ページアドレス比較回路
１４で論理アドレスレジスタ１の論理ページアドレス部
と比較を行う。
レスレジスタ１に変換すべき論理アドレスがセットされ
ると、アドレス変換制御部４はＴＬＢ１２を検索し、そ
の結果対応する論理ページアドレスが格納されていなか
った場合には、アドレス変換制御部はアドレス変換有効
フラグを参照し、“１”がセットされている場合には論
理ページアドレス選択回路１３で論理ページアドレス＋
１レジスタ１０を選択し、論理ページアドレス比較回路
１４で論理アドレスレジスタ１の論理ページアドレス部
と比較を行う。
【００２１】この比較結果両論理ページアドレスが一致
しなかった場合、つまり前にアドレス変換した論理ペー
ジアドレス＋１の論理ページアドレスを持つ論理アドレ
ス変換ではなかった場合、最初に説明したように、第１
テーブルの読み出しから順次アドレス変換を行ってい
く。
しなかった場合、つまり前にアドレス変換した論理ペー
ジアドレス＋１の論理ページアドレスを持つ論理アドレ
ス変換ではなかった場合、最初に説明したように、第１
テーブルの読み出しから順次アドレス変換を行ってい
く。
【００２２】
【発明の効果】以上説明したように本発明は、アドレス
変換した論理アドレス論理ページアドレスに加算する手
段と、加算した論理ページアドレスを格納する手段と、
アドレス変換に使用したテーブル情報を記憶しておく手
段と、加算した論理ページアドレスとアドレス変換しよ
うとする論理アドレスとを比較する手段とを備え、加算
した論理ページアドレスのページテーブルを先に読み出
しておくことにより、アドレス変換に要する時間を短く
し高速にアドレス変換を行なうことができるという効果
がある。
変換した論理アドレス論理ページアドレスに加算する手
段と、加算した論理ページアドレスを格納する手段と、
アドレス変換に使用したテーブル情報を記憶しておく手
段と、加算した論理ページアドレスとアドレス変換しよ
うとする論理アドレスとを比較する手段とを備え、加算
した論理ページアドレスのページテーブルを先に読み出
しておくことにより、アドレス変換に要する時間を短く
し高速にアドレス変換を行なうことができるという効果
がある。
【図１】本発明の一実施例の構成を示すブロック図
（上）
（上）
【図２】本発明の一実施例の構成を示すブロック図
（下）
（下）
【図３】従来の技術による高速アドレス変換方式の構成
を示すブロック図
を示すブロック図
１ 論理アドレスレジスタ ２ 第１テーブルベースアドレスレジスタ ３ アドレス変換テーブルレジスタ ４ アドレス変換制御部 ５ 第３テーブル長比較器 ６ オフセット選択回路 ７ ベースアドレス選択回路 ８ アドレス変換加算器 ９ 論理ページアドレス加算器 １０ 論理ページアドレス＋１レジスタ １１ 第２テーブルレジスタ １２ ＴＬＢ １３ 論理ページアドレス選択回路 １４ 論理アドレスページ比較回路 １５ アドレス変換有効フラグ １６ 物理アドレスレジスタ １７ 主記憶部
Claims (1)
- 【請求項１】 論理アドレスを実アドレスに変換するア
ドレス変換方式であり、論理アドレスレジスタと、論理
アドレスレジスタの論理ページアドレス部に“１”を加
算する論理ページ加算器と、前記論理ページ加算器の出
力を格納する論理ページ＋１レジスタと、アドレス変換
に使用する第１のテーブルのベーストアドレスレジスタ
と、アドレス変換に使用するアドレス変換テーブルの内
容を格納するアドレス変換テーブルレジスタと、アドレ
ス変換テーブルの退避用のアドレス変換テーブル退避ア
ドレスレジスタと、前記論理アドレスレジスタの内容か
らのオフセット値を選択するオフセット選択回路と、ア
ドレス変換加算器へ入力するベースアドレスを選択する
ベースアドレス選択回路と、前記ベースアドレス選択回
路の出力と前記オフセット選択回路の出力を加算するア
ドレス変換加算器と、論理ページアドレスとアドレス変
換終了時に出力される実ページアドレスとを格納するＴ
ＬＢ（トランスレーション ルックアサイド バッフ
ァ，変換索引バッファ）と、アドレス変換有効フラグ
と、前記ＴＬＢの論理ページアドレスと前記論理ページ
＋１レジスタとの出力を選択して出力する論理ページア
ドレス選択回路と、前記論理ページアドレス選択回路の
出力と前記論理アドレスレジスタの論理ページアドレス
部分とを比較する比較器と、アドレス変換テーブル退避
レジスタのテーブル長部分と前記論理アドレスレジスタ
のテーブルオフセット値を比較するテーブル長比較回路
と、前記比較回路の出力と前記アドレス変換有効フラグ
の出力によりアドレス変換を制御するアドレス変換制御
部とを備え、論理アドレスレジスタにより指定された論
理アドレスを実アドレスに変換し正常終了した場合に、
アドレス変換に使用したテーブルをもう一度使用し、ア
ドレス変換が正常終了した論理ページアドレスの次の論
理ページアドレスをアドレス変換命令より先に読み出す
ことにより、連続した論理ページアドレスのアクセスを
行う場合のアドレス変換を短縮して成ることを特徴とす
る高速アドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231316A JPH0573424A (ja) | 1991-09-11 | 1991-09-11 | 高速アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231316A JPH0573424A (ja) | 1991-09-11 | 1991-09-11 | 高速アドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573424A true JPH0573424A (ja) | 1993-03-26 |
Family
ID=16921726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231316A Pending JPH0573424A (ja) | 1991-09-11 | 1991-09-11 | 高速アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08202624A (ja) * | 1995-01-27 | 1996-08-09 | Kofu Nippon Denki Kk | アドレス変換制御回路 |
-
1991
- 1991-09-11 JP JP3231316A patent/JPH0573424A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08202624A (ja) * | 1995-01-27 | 1996-08-09 | Kofu Nippon Denki Kk | アドレス変換制御回路 |
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