JPH0540695A - 高速アドレス変換方式 - Google Patents

Abstract

(57)【要約】 【目的】 仮想記憶を採用した計算器では、論理アドレ
スを実アドレスに変換する必要があり、これをハードウ
ェアで実現した場合、定まったアルゴリズムに従ってメ
モリより最初のテーブルから順番に読み出してアドレス
を変換しなければならなかった。本発明の目的はこのア
ドレス変換を更に高速に実行することにある。 【構成】 本発明では通常のアドレス変換機構以外に、
前回アドレス変換を行った論理アドレスを格納するレジ
スタ２と、前回アドレス変換有効フラグ１２と、前回使
用した各テーブルを格納するレジスタファイル３とを備
えている。 【効果】 アドレス変換の必要が生じた場合、前回の論
理アドレスと今回アドレス変換を行う論理アドレスを比
較し、この比較結果よりアドレス変換を途中のテーブル
読出しから始めることにより、アドレス変換を高速に行
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮想アドレスを実アド
レスに変換する方法に関し、特に類似した仮想アドレス
を連続して実アドレスに変換する場合に高速にアドレス
変換を実行する高速アドレス変換方式に関するものであ
る。

【０００２】

【従来の技術】仮想記憶方式を用いた計算機においては
メモリをアクセスするために論理アドレスを物理アドレ
スに変換する必要がある。このアドレス変換を高速に実
行するためにハードウェアで自動的にアドレス変換を実
行する装置がある。仮想アドレスから物理アドレスへの
変換の方法を図２に示す。仮想アドレスから物理アドレ
スへの変換方法を以下に示す。

【０００３】最初に第１テーブルベースレジスタ２１に
論理アドレスレジスタの第１テーブルオフセットを加算
し主記憶部に用意された第１テーブル２４の内容を読み
出す。この第１テーブル２５の内容には第３テーブルの
ベースアドレス２２が書き込まれており、この第２テー
ブルのベースアドレス２２に論理アドレスの第２テーブ
ルのオフセット５の値を加算し、主記憶部の第２テーブ
ル２６の内容を読み出す。この第２テーブ２６には３テ
ーブルのベースアドレス２３が書き込まれており、この
第３テーブルのベースアドレス２３に論理アドレスレジ
スタの第３テーブルオフセット６の値を加算し、第３テ
ーブル２７の内容を読み出す。第３テーブルの内容に
は、ベースアドレス２４が書き込まれており、この第３
テーブルのページアドレス２４に論理アドレスレジスタ
のページ内オフセット２８を加算することにより目的と
するデータの主記憶部上の物理アドレスが求められる。

【０００４】従来の方法では仮想アドレスを物理アドレ
スに変換する必要が生じた場合、前記の処理を最初から
行なう必要がある。

【０００５】

【発明が解決しようとする課題】上述した従来のアドレ
ス変換方式ではアドレス変換の必要が生じた場合、上述
した方法でアドレス変換を最初から行なう必要があり、
アドレス変換のため一定の時間が必要であるという欠点
がある。

【０００６】

【課題を解決するための手段】本発明の高速アドレス変
換方式は、このアドレス変換の時間を短縮しようという
ものであり、前回のアドレス変換を行なったときに使用
したテーブルの内容と論理アドレスを記憶させておく手
段と、前回の論理アドレスとアドレス変換を行なおうと
している論理アドレスとを比較する手段を備え、前記の
比較結果によりどこのテーブルの読出しから始めるかを
制御する手段を備えて構成される。

【０００７】すなわち、本発明の高速アドレス変換方式
は、論理アドレスを実アドレスに変換するアドレス変換
方式において、論理アドレスレジスタと、前回アドレス
変換を行なっとときの論理アドレスを格納するレジスタ
と、前回のアドレス変換に使用したアドレス変換テーブ
ルを格納する記憶手段と、前回記憶手段の読み出しデー
タと論理アドレスレジスタの出力の加算器と、前記論理
アドレスレジストと前回アドレス変換を行なったときの
論理アドレスを格納するレジスタの出力をアドレス変換
テーブルのオフセット値ごとに比較する比較器と、前回
行なったアドレス変換が有効であることを示すフラグ
と、前回比較回路の出力によりアドレス変換を制御する
制御部とを備え、前記論理アドレスレジスタにより指定
された論理アドレスを実アドレスに変換する場合に、前
回のアドレス変換で使用したアドレス変換テーブルが使
用できるかどうかを比較器の出力で判断し、前回の出力
が使用できる場合には、前回のアドレス変換に使用した
アドレス変換テーブルを格納する記憶手段からアドレス
変換テーブルを読み出してアドレス変換に使用すること
により、前回と同じアドレス変換テーブルを再びアドレ
ス変換部の外部から読み出す手順を省くことによりアド
レス変換に要する時間を短縮して構成される。

【０００８】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００９】図１は本発明の高速アドレス変換方式の一
実施例であるアドレス変換回路の構成を示すブロック図
である。１は論理アドレスレジスタ、２は前回アドレス
変換を行なった論理アドレスを格納する前回の論理アド
レスレジスタ、３は前回使用したアドレス変換テーブル
を内容及び第１テーブルのベースアドレスレジスタを格
納する格納用レジスタファイル、１２は前回行なわれた
アドレス変換が有効である場合に“１”がセットされる
前回アドレス変更有効フラグ、４は前回アドレス変換有
効フラグ１２が“１”の場合、論理アドレスレジスタ１
と前回の論理アドレスレジスタ２の第１テーブルのオフ
セットを比較し一致すれば“１”を出力する比較器、５
は前回アドレス変換有効フラグ１２が“１”の場合、論
理アドレスレジスタ１と前回の論理アドレスレジスタ２
の第２テーブルのオフセットを比較し一致すれば“１”
を出力する比較器、６は前回アドレスレジスタ２の第３
テーブルのオフセットを比較し一致すれば“１”を出力
する比較器、７はアドレス計算を行なうのに使用するオ
フセット値を選択するオフセット選択回路、８は比較器
４〜６の出力よりアドレス変換を制御するアドレス変換
制御部、９は格納用レジスタファイル３とオフセット選
択回路７との出力とを加算し物理アドレスを計算するア
ドレス変換加算器、１０はアドレス変換加算器９の出力
である物理アドレスを格納する物理アドレスレジスタ、
１１は主記憶部である。

【００１０】本実施例のアドレス変換回路の動作を以下
に説明する。

【００１１】以下の説明ではアドレス変換要求が発生す
る前に、各アドレス変換テーブルは主記憶部１１上に、
第１テーブルベースアドレスはレジスタファイル３に格
納されているものとする。アドレス変換を一度も行なっ
ていない場合や前回のアドレス変換が無効である場合に
は、前回アドレス変換有効フラグには“０”がセットさ
れており、比較器４〜６の出力はいかなる場合も“０”
である。この場合、アドレス変換要求が発生し、論理ア
ドレスレジスタ１に変換すべき論理アドレスがセットさ
れると、アドレス変換制御部８はレジスタファイル３の
第１テーブルベースアドレスを読出し、オフセット選択
回路７で論理アドレスレジスタの第１テーブルオフセッ
トを選択し、アドレス変換加算器で第１テーブルのアド
レスを計算し、計算したアドレスを物理アドレス１０に
セットし、主記憶部から第１テーブルを読み出す。読み
出された第１テーブルはレジスタファイル３に格納され
る。

【００１２】次にアドレス変換制御部８は第２テーブル
を読み出すために、レジスタファイル３の第１テーブル
情報にある第２テーブルベースアドレスを読出し、オフ
セット選択回路で論理アドレスレジスタ１の第２テーブ
ルオフセットを選択し、アドレス変換加算器９で第２テ
ーブルのアドレスを計算し、計算したアドレスを物理ア
ドレスレジスタ１０にセットし、主記憶部１１から第２
テーブル情報を読み出す。読み出された第２テーブル情
報は格納用レジスタファイル３に格納される。次にアド
レス変換制御部８は第３テーブル情報を読み出すため
に、格納用レジスタファイル３の第２テーブル情報にあ
る第３テーブルベースアドレスを読出し、オフセット選
択回路７で論理アドレスレジスタ１の第３テーブルオフ
セットを選択し、アドレス変換加算器９で第３テーブル
のアドレスを計算し、計算したアドレスを物理アドレス
レジスタ１０にセットし、主記憶部１１から第３テーブ
ルを読み出す。読み出された第３テーブルは格納用レジ
スタファイル３に格納される。

【００１３】次にアドレス変換制御部８は目的のデータ
を読み出すために、格納用レジスタファイル３の第３テ
ーブル情報にあるページアドレスを読出し、オフセット
選択回路７で論理アドレスレジスタのページ内オフセッ
トを選択し、アドレス変換加算器で目的とするデータの
格納されている物理アドレスを計算し、計算したアドレ
スを物理アドレスレジスタ１０にセットし、主記憶部１
１のアドレスを指定する。アドレス変換を終了した論理
アドレスレジスタ１の第１テーブルオフセットと第２テ
ーブルオフセットと第３テーブルオフセットとは前回ア
ドレス変換をした論理アドレスを格納する前回の論理ア
ドレスレジスタ２に格納され、前回アドレス変換有効フ
ラグに“１”がセットされる。

【００１４】次に前回アドレス変換有効フラグ１２が
“１”の場合に、アドレス変換要求が発生し比較器４の
出力が“１”、比較器５の出力が“０”の場合、つまり
第１テーブルオフセット値が一致し、第２テーブルのオ
フセット値が不一致だった場合、アドレス変換制御部８
はレジスタファイル３に有効な第１テーブル情報が格納
されていると判断し、第２テーブル情報と読出しからア
ドレス変換を始める。まず、アドレス変換制御部８は第
２テーブルを読み出すために、レジスタファイル３に格
納されている第１テーブル情報にある第２テーブルベー
スアドレスを読出し、オフセット選択回路７で論理アド
レスレジスタ１の第２テーブルオフセットを選択し、ア
ドレス変換加算器で第２テーブルのアドレスを計算し、
計算したアドレスを物理アドレスレジスタ１０にセット
し、主記憶部１１から第２テーブルを読み出す。読み出
された第２テーブルは格納用レジスタファイル３に格納
される。次にアドレス変換制御部８は第３テーブルを読
み出すために、レジスタファイル３の第２テーブル情報
にある第３テーブルベースアドレスを読み出し、オフセ
ット選択回路７で論理アドレスレジスタの第３テーブル
オフセットを選択し、アドレス変換加算器９で第３テー
ブルのアドレスを計算し、計算したアドレスを物理アド
レスレジスタ１０にセットし、主記憶部からこの第３テ
ーブルを読み出す。 読み出された第３テーブルはレジ
スタファイル３に格納される。次にアドレス変換制御部
８は目的のデータを読み出すために、レジスタファイル
３の第３テーブル情報にあるページアドレスを読出し、
オフセット選択回路７で論理アドレスレジスタのページ
内オフセットを選択し、アドレス変換加算器９で目的と
するデータを格納されている物理アドレスを計算し、計
算したアドレスを物理アドレスレジスタ１０にセット
し、主記憶部１１のアドレスを指定する。アドレス変換
を終了した論理アドレスレジスタ１の第１テーブルオフ
セットと第２テーブルオフセットと第３テーブルオフセ
ットは前回アドレスを変換した論理アドレスを格納する
レジスタ２に格納され、前回アドレス変換有効フラグに
“１”がセットされる。

【００１５】以上のように、第１テーブルオフセット値
が一致し、第２テーブルオフセット値が不一致だった場
合には、第１テーブルの読出しが省略され、第２テーブ
ルの読出しからアドレス変換を開始するので、第１テー
ブルの読み出しに要する時間だけアドレス変換が高速に
実行される。

【００１６】次に前回アドレス変換有効フラグが“１”
の場合に、アドレス変換要求が発生し比較器４の出力が
“１”、比較器５の出力が“１”、比較器６の出力が
“０”の場合、つまり第１テーブルオフセット値が一
致、第２テーブルのオフセット値が一致、第３テーブル
のオフセット値が不一致だった場合、アドレス変換制御
部はレジスタファイル３に有効な第１テーブル情報と第
２テーブル情報とが格納されていると判断し、第３テー
ブル情報の読出しからアドレス変換を始める。まず、ア
ドレス変換制御部８は第３テーブルを読み出すために、
レジスタファイル３に格納されている第２テーブル情報
にある第３テーブルベースアドレスを読出し、オフセッ
ト選択回路７で論理アドレスレジスタの第３テーブルオ
フセットを選択し、アドレス変換加算器で第３テーブル
のアドレスを計算し、計算したアドレスを物理アドレス
レジスタ１０にセットし、主記憶部から第３テーブルを
読み出す。読み出された第３テーブルはレジスタファイ
ル３に格納される。

【００１７】次にアドレス変換制御部８は目的のデータ
の物理アドレスを計算するために、レジスタファイル３
の第３テーブル情報にあるページアドレスを読出し、オ
フセット選択回路７で論理アドレスレジスタのページ内
オフセットを選択し、アドレス変換加算器でデータの物
理アドレスを計算し、計算したアドレスを物理アドレス
レジスタ１０にセットし、主記憶部のアドレスを指定す
る。アドレス変換を終了した論理アドレスレジスタ１の
第１テーブルオフセットと２テーブルオフセットと第３
テーブルオフセットは前回アドレス変換をした論理アド
レスを格納するレジスタ２に格納され、前回アドレス変
換有効フラグに“１”がセットされる。

【００１８】以上のように、第１テーブルオフセット値
が一致し、第２テーブルオフセット値が一致し、第３テ
ーブルオフセット値が不一致だった場合には、第１テー
ブルの読出しと第２テーブルの読み出しが省略され、第
３テーブルの読出しからアドレス変換を開始するので、
第１テーブルと第２テーブルの読み出しに要する時間だ
けアドレス変換が高速に実行される。

【００１９】次に前回アドレス変換有効フラグが“１”
の場合に、アドレス変換要求が発生し比較器４の出力が
“１”、比較器５の出力が“１”、比較器６の出力が
“１”の場合、つまり第１テーブルオフセット値が一
致、第２テーブルのオフセット値が一致、第３テーブル
のオフセット値が一致であった場合、アドレス変換制御
部はレジスタファイル３に有効な第１テーブル情報と第
２テーブル情報と第３テーブル情報が格納されていると
判断し、目的のデータの物理アドレスを計算するため
に、アドレス変換制御部８はレジスタファイル３の第３
テーブル情報にあるページアドレスを読出し、オフセッ
ト選択回路７で論理アドレスレジスタのページ内オフセ
ットを選択しアドレス変換加算器で目的とするデータの
格納されている物理アドレスを計算し、計算したアドレ
スを物理アドレスレジスタ１０にセットし、主記憶部の
アドレスを指定する。アドレス変換を終了した論理アド
レスレジスタ１の第１テーブルオフセットと第２テーブ
ルオフセットと第３テーブルオフセとは前回アドレス変
換をした論理アドレスを格納するレジスタ２に格納さ
れ、前回アドレス変換有効フラグに“１”がセットされ
る。

【００２０】以上のように、第１テーブルオフセット値
が一致し、第２テーブルオフセット値が一致し、第３テ
ーブルオフセット値が不一致だった場合には、第１テー
ブルと第２テーブルと第３テーブルの読み出しが省略さ
れ、データの物理アドレスの計算からアドレス変換を開
始するので、第１テーブルと第２テーブルと第３テーブ
ルの読み出しに要する時間だけアドレス変換が高速に実
行される。

【００２１】

【発明の効果】以上説明したように本発明は、前回のア
ドレス変換の論理アドレスとアドレス変換に使用したテ
ーブル情報を記憶しておく手段を備え、前回にアドレス
変換した論理アドレスとこれからアドレス変換しようと
している論理アドレスの比較結果により、アドレス変換
を途中のテーブル読出しから始めることによりアドレス
変換に要する時間を短くし高速にアドレス変換を行なう
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図。

【図２】従来の技術による高速アドレス変換方式の構成
を示すブロック図。

【符号の説明】

１ 論理アドレスレジスタ ２ 前回の論理アドレスレジスタ ３ （前回使用したテーブルの）格納用レジスタファ
イル ４ （第１テーブルオフセット）比較器 ５ （第２テーブルオフセット）比較器 ６ （第３テーブルオフセット）比較器 ７ オフセット選択回路 ８ アドレス変換制御部 ９ アドレス変換加算器 １０ 物理アドレスレジスタ １１ 主記憶部 １２ 前回アドレス変換有効フラグ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 論理アドレスを実アドレスに変換するア
   ドレス変換方式において、論理アドレスレジスタと、前
   回アドレス変換を行なっとときの論理アドレスを格納す
   るレジスタと、前回のアドレス変換に使用したアドレス
   変換テーブルを格納する記憶手段と、前回記憶手段の読
   み出しデータと論理アドレスレジスタの出力の加算器
   と、前記論理アドレスレジスタと前回アドレス変換を行
   なったときの論理アドレスを格納するレジスタの出力を
   アドレス変換テーブルのオフセット値ごとに比較する比
   較器と、前回行なったアドレス変換が有効であることを
   示すフラグと、前回比較回路の出力によりアドレス変換
   を制御する制御部とを備え、前記論理アドレスレジスタ
   により指定された論理アドレスを実アドレスに変換する
   場合に、前回のアドレス変換で使用したアドレス変換テ
   ーブルが使用できるかどうかを比較器の出力で判断し、
   前回の出力が使用できる場合には、前回のアドレス変換
   に使用したアドレス変換テーブルを格納する記憶手段か
   らアドレス変換テーブルを読み出してアドレス変換に使
   用することにより、前回と同じアドレス変換テーブルを
   再びアドレス変換部の外部から読み出す手順を省くこと
   によりアドレス変換に要する時間を短縮することを特徴
   とする高速アドレス変換方式。