JPH0567001A - キヤツシユメモリ回路 - Google Patents
キヤツシユメモリ回路Info
- Publication number
- JPH0567001A JPH0567001A JP3227601A JP22760191A JPH0567001A JP H0567001 A JPH0567001 A JP H0567001A JP 3227601 A JP3227601 A JP 3227601A JP 22760191 A JP22760191 A JP 22760191A JP H0567001 A JPH0567001 A JP H0567001A
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- Japan
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Abstract
(57)【要約】
【構成】不一致信号ＵＣを受け、キャッシュデータアク
セスを無効とするリプレースリクエスト信号ＲＲを出力
するリプレースリクエスト発生回路１４を備える。 【効果】タグメモリに対するアクセスとキャッシュデー
タメモリ部に対するアクセスは同時に行なわれるので、
インデックスアドレス出力からのアクセス時間のみで高
速にキャッシュデータをＣＰＵに取込むことが可能とな
る。
セスを無効とするリプレースリクエスト信号ＲＲを出力
するリプレースリクエスト発生回路１４を備える。 【効果】タグメモリに対するアクセスとキャッシュデー
タメモリ部に対するアクセスは同時に行なわれるので、
インデックスアドレス出力からのアクセス時間のみで高
速にキャッシュデータをＣＰＵに取込むことが可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ回路に
関し、特にダイレクトマップ方式のキャッシュメモリ回
路に関する。
関し、特にダイレクトマップ方式のキャッシュメモリ回
路に関する。
【０００２】
【従来の技術】従来のこの種のキャッシュメモリ回路３
は、図４に示すように、キャッシュデータを格納するキ
ャッシュデータメモリ部１１と、中央処理装置（以下Ｃ
ＰＵ）２からのキャッシュアドレスＡＣの一部であるイ
ンデックスアドレスＡＩにより指定され出力するタグ情
報ＴＧを格納するタグメモリ１２と、タグメモリ１２か
ら出力されるタグ情報ＴＧとキャッシュアドレスＡＣの
一部であるタグアドレスとを比較する比較器１３と、デ
ータバス１５とを備えて構成されていた。
は、図４に示すように、キャッシュデータを格納するキ
ャッシュデータメモリ部１１と、中央処理装置（以下Ｃ
ＰＵ）２からのキャッシュアドレスＡＣの一部であるイ
ンデックスアドレスＡＩにより指定され出力するタグ情
報ＴＧを格納するタグメモリ１２と、タグメモリ１２か
ら出力されるタグ情報ＴＧとキャッシュアドレスＡＣの
一部であるタグアドレスとを比較する比較器１３と、デ
ータバス１５とを備えて構成されていた。
【０００３】次に、従来のキャッシュメモリ回路の動作
について説明する。
について説明する。
【０００４】図５は、図４で示す従来のキャッシュメモ
リ回路の動作を示すタイムチャ―トである。
リ回路の動作を示すタイムチャ―トである。
【０００５】キャッシュメモリ回路３にアクセスするキ
ャッシュデータアクセスは、ＣＰＵ２から出力されるイ
ンデックスアドレスＡＩとタグアドレスＡＴとからなる
キャッシュアドレスＡＣにより行なう。まず、インデッ
クスアドレスＡＩにより、タグメモリ１２に格納されて
いる一つのタグ情報ＴＧを指定する。次に、このタグ情
報ＴＧとタグアドレスＡＴとを比較器１３により比較す
る。比較結果が一致した場合には、キャッシュデータメ
モリ部１１に対するキャッシュリード信号ＲＣを発生
し、これによりデータバス１５にキャッシュデータＤＣ
を出力するというものであった。
ャッシュデータアクセスは、ＣＰＵ２から出力されるイ
ンデックスアドレスＡＩとタグアドレスＡＴとからなる
キャッシュアドレスＡＣにより行なう。まず、インデッ
クスアドレスＡＩにより、タグメモリ１２に格納されて
いる一つのタグ情報ＴＧを指定する。次に、このタグ情
報ＴＧとタグアドレスＡＴとを比較器１３により比較す
る。比較結果が一致した場合には、キャッシュデータメ
モリ部１１に対するキャッシュリード信号ＲＣを発生
し、これによりデータバス１５にキャッシュデータＤＣ
を出力するというものであった。
【０００６】したがって、タグアドレスＡＴとの比較結
果によってキャッシュデータＤＣをアクセスするので、
比較による遅れ時間によりキャッシュデータアクセス時
間が長くなり、キャッシュデータＤＣをＣＰＵ２に高速
に取込むことが困難であった。
果によってキャッシュデータＤＣをアクセスするので、
比較による遅れ時間によりキャッシュデータアクセス時
間が長くなり、キャッシュデータＤＣをＣＰＵ２に高速
に取込むことが困難であった。
【０００７】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ回路は、タグアドレスとの比較結果によって
キャッシュデータをアクセスするので、比較による遅れ
時間によりキャッシュデータアクセス時間が長くなり、
ＣＰＵによるキャッシュデータの読込みに時間を要する
という欠点を有している。
シュメモリ回路は、タグアドレスとの比較結果によって
キャッシュデータをアクセスするので、比較による遅れ
時間によりキャッシュデータアクセス時間が長くなり、
ＣＰＵによるキャッシュデータの読込みに時間を要する
という欠点を有している。
【０００８】
【課題を解決するための手段】本発明のキャッシュメモ
リ回路は、中央処理装置からのインデックスアドレスと
タグアドレスとからなるキャッシュアドレスによりキャ
ッシュデータアクセスされるキャッシュメモリ回路にお
いて、キャッシュデータを格納するキャッシュデータメ
モリ部と、前記インデックスアドレスにより指定され出
力されるタグ情報を格納したタグメモリ部と、前記タグ
情報と前記タグアドレスとを比較し不一致の場合に不一
致信号を出力する比較器と、前記不一致信号により前記
キャッシュデータアクセスを無効にするリプレースリク
エスト信号を出力するリプレースリクエスト発生回路と
を備えて構成されている。
リ回路は、中央処理装置からのインデックスアドレスと
タグアドレスとからなるキャッシュアドレスによりキャ
ッシュデータアクセスされるキャッシュメモリ回路にお
いて、キャッシュデータを格納するキャッシュデータメ
モリ部と、前記インデックスアドレスにより指定され出
力されるタグ情報を格納したタグメモリ部と、前記タグ
情報と前記タグアドレスとを比較し不一致の場合に不一
致信号を出力する比較器と、前記不一致信号により前記
キャッシュデータアクセスを無効にするリプレースリク
エスト信号を出力するリプレースリクエスト発生回路と
を備えて構成されている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明のキャッシュメモリ回路の第
一の実施例を示すブロック図である。
一の実施例を示すブロック図である。
【００１１】本実施例のキャッシュメモリ回路１は、図
１に示すように、前述の従来例と同様のキャッシュデー
タメモリ部１１と、タグメモリ１２と、比較器１３と、
データバス１５とに加えて、比較器１３の比較結果が不
一致である場合キャッシュデータアクセスを無効にする
リプレースリクエスト信号を出力するリプレースリクエ
スト発生回路１４を備えて構成されている。
１に示すように、前述の従来例と同様のキャッシュデー
タメモリ部１１と、タグメモリ１２と、比較器１３と、
データバス１５とに加えて、比較器１３の比較結果が不
一致である場合キャッシュデータアクセスを無効にする
リプレースリクエスト信号を出力するリプレースリクエ
スト発生回路１４を備えて構成されている。
【００１２】従来例と同様に、ＣＰＵ２からキャッシュ
アドレスＡＣを出力することによりキャッシュデータア
クセスを行なう。
アドレスＡＣを出力することによりキャッシュデータア
クセスを行なう。
【００１３】次に、本実施例の動作について説明する。
【００１４】図２は、図１で示す本実施例の回路のタイ
ムチャ―トである。
ムチャ―トである。
【００１５】キャッシュメモリ回路１にアクセスするキ
ャッシュデータアクセスは、ＣＰＵ２から出力されるイ
ンデックスアドレスＡＩとタグアドレスＡＴとからなる
キャッシュアドレスＡＣにより行なう。まず、インデッ
クスアドレスＡＩにより、タグメモリ１２に格納されて
いる一つのタグ情報ＴＧを指定し出力する。同時に、イ
ンデックスアドレスＡＩにより直接キャッシュデータメ
モリ部１１をアクセスする。アクセスされたキャッシュ
データＤＣはデータバス１５によりＣＰＵ２に取込まれ
る。また、これと同時に、この出力されたタグ情報ＴＧ
とタグアドレスＡＴとを比較器１３により比較する。比
較結果が不一致であれば、不一致信号ＵＣを出力する。
不一致信号ＵＣが出力されるとリプレースリクエスト発
生回路１４はリプレースリクエスト信号ＲＲを出力し、
このキャッシュデータアクセスを無効にする。
ャッシュデータアクセスは、ＣＰＵ２から出力されるイ
ンデックスアドレスＡＩとタグアドレスＡＴとからなる
キャッシュアドレスＡＣにより行なう。まず、インデッ
クスアドレスＡＩにより、タグメモリ１２に格納されて
いる一つのタグ情報ＴＧを指定し出力する。同時に、イ
ンデックスアドレスＡＩにより直接キャッシュデータメ
モリ部１１をアクセスする。アクセスされたキャッシュ
データＤＣはデータバス１５によりＣＰＵ２に取込まれ
る。また、これと同時に、この出力されたタグ情報ＴＧ
とタグアドレスＡＴとを比較器１３により比較する。比
較結果が不一致であれば、不一致信号ＵＣを出力する。
不一致信号ＵＣが出力されるとリプレースリクエスト発
生回路１４はリプレースリクエスト信号ＲＲを出力し、
このキャッシュデータアクセスを無効にする。
【００１６】したがって、インデックスアドレスによる
タグメモリに対するアクセスとキャッシュデータメモリ
部に対するアクセスは同時に行なわれる。この結果、リ
プレースリクエスト信号が出力されない場合は、インデ
ックスアドレス出力からの時間のみでキャッシュデータ
をＣＰＵに取込むことが可能となる。
タグメモリに対するアクセスとキャッシュデータメモリ
部に対するアクセスは同時に行なわれる。この結果、リ
プレースリクエスト信号が出力されない場合は、インデ
ックスアドレス出力からの時間のみでキャッシュデータ
をＣＰＵに取込むことが可能となる。
【００１７】次に、本発明の第二の実施例について説明
する。
する。
【００１８】図３は、本発明の第二の実施例を示すブロ
ック図である。
ック図である。
【００１９】本実施例の前述の第一の実施例に対する相
違点は、キャッシュメモリ回路４にＣＰＵ５をウェイト
させるためのウェイト回路４６が追加されたことであ
る。また、ＣＰＵ５は、エラーリトライ端子Ｔ５１と、
ウェイト端子Ｔ５２とを有していることである。
違点は、キャッシュメモリ回路４にＣＰＵ５をウェイト
させるためのウェイト回路４６が追加されたことであ
る。また、ＣＰＵ５は、エラーリトライ端子Ｔ５１と、
ウェイト端子Ｔ５２とを有していることである。
【００２０】次に、本発明の動作について説明する。
【００２１】キャッシュメモリ回路４にアクセスする一
般的なキャッシュデータアクセスは以下を除き前述の第
一の実施例と共通であり、説明が重複するので冗長とな
らないよう省略する。
般的なキャッシュデータアクセスは以下を除き前述の第
一の実施例と共通であり、説明が重複するので冗長とな
らないよう省略する。
【００２２】比較器１３から不一致信号ＵＣが出力され
ると、リプレースリクエスト発生回路１４はリプレース
リクエスト信号ＲＲを出力して、ＣＰＵ２のエラーリト
ライ端子Ｔ５１に入力する。同時に、リトライサイクル
におけるキャッシュリプレースを行なう間ＣＰＵ５をウ
ェイトさせるために、リプレースリクエスト信号ＲＲを
ウェイト回路４６に入力する。ウェイト回路１６の出力
であるウェイト信号ＷをＣＰＵ５のウェイト端子Ｔ５２
に入力する。
ると、リプレースリクエスト発生回路１４はリプレース
リクエスト信号ＲＲを出力して、ＣＰＵ２のエラーリト
ライ端子Ｔ５１に入力する。同時に、リトライサイクル
におけるキャッシュリプレースを行なう間ＣＰＵ５をウ
ェイトさせるために、リプレースリクエスト信号ＲＲを
ウェイト回路４６に入力する。ウェイト回路１６の出力
であるウェイト信号ＷをＣＰＵ５のウェイト端子Ｔ５２
に入力する。
【００２３】したがって、リプレースリクエスト信号を
そのまま受けつけることができないＣＰＵの場合でも、
エラーリトライ端子と、ウェイト端子とを有していれ
ば、キャッシュデータのＣＰＵへの読込みと、タグアド
レスの比較とを同時に行なうことが可能である。その結
果、リプレースリクエスト信号が出力されないとき、す
なわち、比較結果が一致しているときには、第一の実施
例と同様に、インデックスアドレス出力からの時間のみ
でキャッシュデータをＣＰＵに取込むことが可能とな
る。
そのまま受けつけることができないＣＰＵの場合でも、
エラーリトライ端子と、ウェイト端子とを有していれ
ば、キャッシュデータのＣＰＵへの読込みと、タグアド
レスの比較とを同時に行なうことが可能である。その結
果、リプレースリクエスト信号が出力されないとき、す
なわち、比較結果が一致しているときには、第一の実施
例と同様に、インデックスアドレス出力からの時間のみ
でキャッシュデータをＣＰＵに取込むことが可能とな
る。
【００２４】
【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ回路は、不一致信号によりキャッシュデータア
クセスを無効にするリプレースリクエスト信号を出力す
るリプレースリクエスト発生回路を備えることにより、
タグメモリに対するアクセスとキャッシュデータメモリ
部に対するアクセスは同時に行なわれるので、インデッ
クスアドレス出力からのアクセス時間のみで高速にキャ
ッシュデータをＣＰＵに取込むことが可能となるという
効果を有している。
ュメモリ回路は、不一致信号によりキャッシュデータア
クセスを無効にするリプレースリクエスト信号を出力す
るリプレースリクエスト発生回路を備えることにより、
タグメモリに対するアクセスとキャッシュデータメモリ
部に対するアクセスは同時に行なわれるので、インデッ
クスアドレス出力からのアクセス時間のみで高速にキャ
ッシュデータをＣＰＵに取込むことが可能となるという
効果を有している。
【図１】本発明のキャッシュメモリ回路の第一の実施例
を示すブロック図である。
を示すブロック図である。
【図２】本実施例のキャッシュメモリ回路における動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
【図３】本発明のキャッシュメモリ回路の第二の実施例
を示すブロック図である。
を示すブロック図である。
【図４】従来のキャッシュメモリ回路の一例を示すブロ
ック図である。
ック図である。
【図５】従来のキャッシュメモリ回路における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
１，３，４ キャッシュメモリ回路 ２，５ ＣＰＵ １１ キャッシュデータメモリ部 １２ タグメモリ部 １３ 比較器 １４ リプレースリクエスト発生回路 １５ データバス ４６ ウェイト回路
Claims (1)
- 【請求項１】 中央処理装置からのインデックスアド
レスとタグアドレスとからなるキャッシュアドレスによ
りキャッシュデータアクセスされるキャッシュメモリ回
路において、 キャッシュデータを格納するキャッシュデータメモリ部
と、 前記インデックスアドレスにより指定され出力されるタ
グ情報を格納したタグメモリ部と、 前記タグ情報と前記タグアドレスとを比較し不一致の場
合に不一致信号を出力する比較器と、 前記不一致信号により前記キャッシュデータアクセスを
無効にするリプレースリクエスト信号を出力するリプレ
ースリクエスト発生回路とを備えることを特徴とするキ
ャッシュメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227601A JPH0567001A (ja) | 1991-09-09 | 1991-09-09 | キヤツシユメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227601A JPH0567001A (ja) | 1991-09-09 | 1991-09-09 | キヤツシユメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567001A true JPH0567001A (ja) | 1993-03-19 |
Family
ID=16863495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3227601A Pending JPH0567001A (ja) | 1991-09-09 | 1991-09-09 | キヤツシユメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567001A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321252A (ja) * | 1994-05-19 | 1995-12-08 | Nec Corp | 樹脂封止型半導体装置 |
| US7245004B2 (en) | 2003-05-20 | 2007-07-17 | Rohm Co., Ltd. | Semiconductor device |
| US11257732B2 (en) | 2016-11-15 | 2022-02-22 | Mitsubishi Electric Corporation | Semiconductor module and semiconductor device |
-
1991
- 1991-09-09 JP JP3227601A patent/JPH0567001A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321252A (ja) * | 1994-05-19 | 1995-12-08 | Nec Corp | 樹脂封止型半導体装置 |
| US7245004B2 (en) | 2003-05-20 | 2007-07-17 | Rohm Co., Ltd. | Semiconductor device |
| US11257732B2 (en) | 2016-11-15 | 2022-02-22 | Mitsubishi Electric Corporation | Semiconductor module and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010213 |