JPH07105094A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【構成】 リード要求アドレスとストア要求アドレスと
の一致を検出し、一致したエントリが二つ以上である場
合は、アドレスレジスタに登録されているリード要求を
待機させてキャッシュストアバッファ内に登録されてい
るストア要求を優先的に処理し、リード要求アドレスと
ストア要求アドレスとが一致したエントリの数が一つの
ときまたは一つになったときストアバッファからストア
データを読出し、同時にリード要求を実行してシャッシ
ュメモリからリードデータを読出し、ストアデータとリ
ードデータを組合せ回路において組合わせてリプライデ
ータとし、ストアバッファにストアデータが登録されて
いないときはストアバッファをバイパスして組合せ回路
に直接供給する。 【効果】 一つのワードアドレスに対してストア要求が
発生し続いて同じワードアドレスに対しリード要求が発
生したとき、メモリ確定待ち時間を短縮できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置に用いら
れるキャッシュメモリ装置に関し、特にキャッシュメモ
リに対するストアデータを一時的に記憶するためのスト
アバッファを有するキャッシュメモリ装置に関する。

【０００２】

【従来の技術】情報処理装置の従来のキャッシュメモリ
装置は、一つのワードアドレスに対してストア要求が発
生し、続いて同じワードアドレスに対しリード要求が発
生した場合は、ストア要求がキャッシュメモリに反映さ
れるまで（メモリ確定待ちの間）、リード要求によるキ
ャッシュメモリの索引を待機させる必要がある。

【０００３】

【発明が解決しようとする課題】上述したように、従来
のキャッシュメモリ装置は、メモリ確定待ちの間、リー
ド要求によるキャッシュメモリの索引を待機させなけれ
ばならないため、リード処理の実行時間が長くかかると
いう欠点を有している。

【０００４】

【課題を解決するための手段】本発明のキャッシュメモ
リ装置は、主記憶装置の記憶内容の写しをブロック単位
で保持するキャッシュメモリと、前記キャッシュメモリ
に対する書込み要求を貯蔵しておくキャッシュストアバ
ッファと、キャッシュリード要求アドレスと前記キャッ
シュストアバッファに登録されているストア要求アドレ
スとの一致を検出するアドレス一致検出部と、前記アド
レス一致検出部において前記キャッシュリード要求アド
レスと前記ストア要求アドレスとの一致を検出したとき
キャッシュリード要求を待機させるキャッシュリード要
求待機部と、前記アドレス一致検出部において前記キャ
ッシュリード要求アドレスと前記ストア要求アドレスと
の一致を検出したとき前記ストア要求アドレスが一つで
あるか否かを判定するストア要求アドレス判定部と、前
記アドレス一致検出部において一致を検出したとき前記
ストア要求アドレスが一つでないとき前記ストア要求ア
ドレスが一つになるまで前記キャッシュメモリに対して
ストア要求を優先的に処理する優先処理部と、前記アド
レス一致検出部において一致を検出したとき前記ストア
要求アドレスが一つであるときまたは前記優先処理部に
よる処理結果前記ストア要求が一つになったとき前記ス
トア要求のデータを読出すストアデータ読出部と、前記
アドレス一致検出部において一致を検出したとき前記ス
トア要求アドレスが一つであるときまたは前記優先処理
部による処理結果前記ストア要求が一つになったとき前
記要求アドレス待機部によって待機させられていた前記
キャッシュリード要求を実行するキャッシュリード要求
実行部と、前記ストアデータ読出部によって得られたス
トアデータと前記キャッシュリード要求実行部によって
得られたキャッシュリードとを組合わせて前記キャッシ
ュリード要求に対するリプライデータを生成するリプラ
イデータ生成部と、前記ストアデータ読出部によって得
られたストアデータが前記キャッシュストアバッファに
未登録の場合に前記ストアデータを前記キャッシュスト
アバッファに登録するタイミングで前記キャッシュスト
アバッファをバイパスして前記ストアデータを組合わせ
るためのストアデータ組合わせ部に対して供給するスト
アデータ供給部とを備えたものである。

【０００５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００６】図１は本発明の一実施例を示すブロック
図、図２は図１の実施例の比較回路の詳細を示す回路
図、図３は図１の実施例の１／ｎチェック回路の詳細を
示す回路図、図４は図１の実施例の動作を示すタイミン
グチャートである。

【０００７】図１において、アドレスレジスタ（ＲＱＡ
Ｒ）１は、キャッシュアクセス要求のアドレスを保持す
るレジスタである。アドレスアレイ（ＡＡ）２およびデ
ータアレイ（ＤＡ）３は、それぞれセットアソシアティ
ブ方式のキャッシュメモリのアドレスアレイ部およびデ
ータアレイ部である。アドレス部（ＳＡＢ）４および有
効フラグ部（ＳＡＶ）２１、それぞれ４エントリで構成
されるキャッシュストアバッファのアドレス部とそのエ
ントリに登録されているストア要求が現在有効であるか
否かを示する有効フラグ部である。また、データ部（Ｓ
ＤＢ）５およびマスク情報部（ＳＭＢ）６は、それぞれ
同じキャッシュストアバッファのデータ部およびデータ
部（ＳＤＢ）５に登録されているワードデータ内のどの
バイト位置のデータをストアするかを示すマスク情報部
である。ライトアドレスレジスタ（ＳＷＡ）７は、アド
レス部（ＳＡＢ）４および有効フラグ部（ＳＡＶ）２１
に対してライトアドレスを指示するレジスタ、ライトア
ドレスレジスタ（ＤＷＡ）８は、データ部（ＳＤＢ）５
およびマスク情報部（ＳＭＢ）６に対してライトアドレ
スを指示するレジスタである。リードアドレスレジスタ
（ＳＲＡ）９は、アドレス部（ＳＡＢ）４および有効フ
ラグ部（ＳＡＶ）２１並びにデータ部（ＳＤＢ）５およ
びマスク情報部（ＳＭＢ）６に対してリードアドレスを
指示するレジスタである。比較回路１０は、アドレスレ
ジスタ（ＲＱＡＲ）１の内容とアドレス部（ＳＡＢ）４
の内容とを比較する回路である。１／ｎチェック回路１
１は、比較回路１０で一致を検出したエントリの数が１
であるか否かを判定する回路である。ヒットアドレス生
成回路１２は、比較回路１０で一致を検出したエントリ
のアドレスを生成する回路である。比較器１３は、アド
レスレジスタ（ＲＱＡＲ）１の内容とアドレスアレイ
（ＡＡ）２の内容とを比較する回路である。組合せ回路
１４は、キャッシュメモリリードデータとストアデータ
とを組合せてリプライデータを生成する回路である。制
御回路１５は、上記の各部の動作を制御する回路であ
る。

【０００８】図２は図１の比較回路１０の詳細を示す回
路図である。

【０００９】図２において、アドレス部（ＳＡＢ）４に
登録されているストア要求アドレスは、接続線１０５を
介して比較器３１〜３４に入力する。比較器３１〜３４
は、それを接続線１０３を介してアドレスレジスタ（Ｒ
ＱＡＲ）１から入力するリード要求アドレスとエントリ
毎に比較する。アンドゲート３５〜３８は、それぞれ比
較器３１〜３４の出力信号と接続線１０６を介して有効
フラグ部（ＳＡＶ）２１からの有効フラッグとの論理積
演算を行い、その結果を接続線１０８を介して１／ｎチ
ェック回路１１およびヒットアドレス生成回路１２に送
るとともに、オアゲート３９で論理和演算を行った結果
を接続線１０８を介して制御回路１５に送る。

【００１０】図３は図１の１／ｎチェック回路１１の詳
細を示す回路図である。

【００１１】図３において、接続線１０８を介して制御
回路１５から送られてくるアドレスマッチ信号は、イン
バータ４１〜４４およびアンドゲート４５〜４８および
オアゲート４９により、リード要求アドレスとアドレス
部（ＳＡＢ）４に登録されているストア要求アドレスの
うちの何れか一つのエントリのみと一致しているか否か
を調べられ、この結果は、接続線１１２を介して制御回
路１５に送られる。上述のように構成したキャッシュメ
モリ装置は、アドレスレジスタ（ＲＱＡＲ）１にストア
要求アドレスが登録されたときは、接続線１０１および
切替え回路１８および接続線１０２を介してアドレスア
レイ（ＡＡ）２を索引し、比較器１３において接続線１
０３を介してアドレスレジスタ（ＲＱＡＲ）１から入力
するストア要求アドレスと接続線１１０を介してアドレ
スアレイ（ＡＡ）２から入力するリードデータとを比較
し、キャッシュメモリ上に要求されているデータが存在
するか否かを接続線１０４を介して制御回路１５に報告
する。

【００１２】これと同時に、アドレスレジスタ（ＲＱＡ
Ｒ）１は、接続線１０３を介してアドレス部（ＳＡＢ）
４に対してストア要求アドレスを供給し、アドレス部
（ＳＡＢ）４は、接続線１２２によってライトアドレス
レジスタ（ＳＷＡ）７から示されるエントリにそれを登
録し、有効フラグ部（ＳＡＶ）２１は、対応するエント
リの有効フラッグをセットする。

【００１３】一方ストアデータは、接続線１１８を介し
てデータ部（ＳＤＢ）５に供給され、データ部（ＳＤ
Ｂ）５は、接続線１２３によってライトアドレスレジス
タ（ＤＷＡ）８から示されるエントリにそれを登録す
る。同様に、ストアマスク情報は、接続線１１９を介し
てマスク情報部（ＳＭＢ）６に供給され、マスク情報部
（ＳＭＢ）６は、接続線１２３によってライトアドレス
レジスタ（ＤＷＡ）８から示されるエントリにそれを登
録する。

【００１４】ライトアドレスレジスタ（ＳＷＡ）７およ
びライトアドレスレジスタ（ＤＷＡ）８は、それぞれが
示すエントリに対する登録が終了すると、それぞれ＋１
カウンタ２２および２３によってサイクリックにカウト
アップを行う。

【００１５】ストア要求アドレス（ストアアドレス）と
ストアデータおよびストアマスク情報とは必ずしもキャ
ッシュストアバッファに同時に登録されるわけではな
い。従ってストアアドレスおよびストアデータおよびス
トアマスク情報がすべてキャッシュストアバッファに登
録された後、接続線１２４を介してリードアドレスレジ
スタ（ＳＲＡ）９が示すエントリの読出しを行い、スト
ア要求がキャッシュメモルにヒットしているときは、接
続線１２０および切替え回路１８を介してストアアドレ
スをキャッシュメモリのセットアドレスとして供給し、
接続線１２１を介してストアデータを供給してデータア
レイ（ＤＡ）３に登録する。ストアマスク情報は、接続
線１２５を介して制御回路１５に送られ、データアレイ
（ＤＡ）３に対する書込み指示信号の生成に用いられ
る。

【００１６】リードアドレスレジスタ（ＳＲＡ）９は、
キャッシュストアバッファに対する読出し指示が終了す
ると、＋１カウンタ２４によってサイクリックにカウト
アップを行う。

【００１７】アドレスレジスタ（ＲＱＡＲ）１にリード
要求アドレスが登録されたときは、接続線１０１および
切替え回路１８および接続線１０２を介してアドレスア
レイ（ＡＡ）２およびデータアレイ（ＤＡ）３を索引
し、比較器１３において接続線１０３を介してアドレス
レジスタ（ＲＱＡＲ）１から入力するリード要求アドレ
スと接続線１１０を介してアドレスアレイ（ＡＡ）２か
ら入力するリードデータとを比較し、キャッシュメモリ
上に要求されているデータが存在するか否かを接続線１
０４を介して制御回路１５に報告する。

【００１８】これと同時に、アドレスレジスタ（ＲＱＡ
Ｒ）１のリード要求アドレスおよびアドレス部（ＳＡ
Ｂ）４に登録されているストア要求アドレスは、それぞ
れ接続線１０３および接続線１０５を介して比較回路１
０に入力し、比較回路１０は、それらを比較する。この
とき、アドレス部（ＳＡＢ）４各エントリの有効フラグ
を有効フラグ部（ＳＡＶ）２１から読出し、接続線１０
６を介して比較回路１０に供給する。比較回路１０によ
る比較の結果、リード要求アドレスとストア要求アドレ
スとが一致したエントリが存在したか否かを接続線１０
７を介して制御回路１５に報告し、一致したエントリの
数と位置とを接続線１０８を介して１／ｎチェック回路
１１およびヒットアドレス生成回路１２に報告する。

【００１９】制御回路１５は、比較器１３から接続線１
０４を介して送られてくる信号によってキャッシュメモ
リのヒットを検出し、かつ、接続線１０７を介して比較
回路１０から送られてくる信号によってアドレスレジス
タ（ＲＱＡＲ）１に登録されているリード要求アドレス
とアドレス部（ＳＡＢ）４に登録されているストア要求
アドレスとが一致していないことを検出したときは、デ
ータアレイ（ＤＡ）３のリードデータを、接続線１１１
および組合せ回路１４を介してリプライデータとして接
続線１２６を介して要求元に返送する。

【００２０】制御回路１５は、比較器１３から接続線１
０４を介して送られてくる信号によってキャッシュメモ
リのヒットを検出し、かつ、接続線１０７を介して比較
回路１０から送られてくる信号によってアドレスレジス
タ（ＲＱＡＲ）１に登録されているリード要求アドレス
とアドレス部（ＳＡＢ）４に登録されているストア要求
アドレスとが一致していることを検出したときは、ヒッ
トアドレス生成回路１２から接続線１１２を介して送ら
れてくる信号によって、リード要求アドレスとストア要
求アドレスとが一致したエントリが一つであるか否かを
調べる。

【００２１】一致したエントリが一つである場合は、ヒ
ットアドレス生成回路１２においてその一致しているエ
ントリのエントリアドレスを生成し、接続線１１３を介
してデータ部（ＳＤＢ）５およびマスク情報部（ＳＭ
Ｂ）６の索引を行う。データ部（ＳＤＢ）５からのリー
ドデータは、接続線１１４および切替え回路１６および
接続線１１６を介して組合せ回路１４に入力する。マス
ク情報部（ＳＭＢ）６からのリードデータは、接続線１
１５および切替え回路１７および接続線１１７を介して
組合せ回路１４に入力する。組合せ回路１４は、接続線
１１７を介して供給されるマスク情報により、接続線１
１６を介して供給されるストアデータと接続線１１１を
介して供給されるリードデータとを組合わせてリプライ
データを生成し、接続線１２６を介して要求元に返送す
る。

【００２２】図４（ａ）は上述の動作のタイミングチャ
ートである。

【００２３】タイミングＴ０においては、アドレスレジ
スタ（ＲＱＡＲ）１にアクセスがない状態であり、キャ
ッシュストアバッファのアドレス部（ＳＡＢ）４のエン
トリ０〜２にストア要求が登録されている状態を示して
いる。タイミングＴ１においてアドレスレジスタ（ＲＱ
ＡＲ）１にリード要求が登録されると、アドレスアレイ
（ＡＡ）２を索引してキャッシュヒットを判定する。ま
た、リード要求アドレスとキャッシュストアバッファの
アドレス部（ＳＡＢ）４に登録してあるアドレスとを比
較し、アドレス部（ＳＡＢ）４のエントリ２とに登録し
てあるアドレスがリード要求アドレスと一致することを
判定する。この場合、一致するエントリの数が一つのみ
であるため、そのリード要求アドレスによってデータア
レイ（ＤＡ）３から読出したリードデータと、データ部
（ＳＤＢ）５のアドレス部（ＳＡＢ）４のエントリ２と
同じエントリから読出したストアデータとを組合わせ、
リプライデータを生成して要求元に返送する。（従来の
場合は、キャッシュストアバッファに登録されている全
てのストア要求をキャッシュメモリに反映させた後でな
ければ、リード処理を実行できないため、リード要求は
タイミングＴ５まで待たされる。）リード要求アドレス
とストア要求アドレスとが一致したエントリが二つ以上
である場合は、アドレスレジスタ（ＲＱＡＲ）１に登録
されているリード要求に待機を指示し、キャッシュスト
アバッファ内に登録されているストア要求を優先的に処
理する。

【００２４】制御回路１５は、上記のストア要求の優先
処理を監視しており、ヒットアドレス生成回路１２から
接続線１１２を介して送られてくる信号によってリード
要求アドレスとストア要求アドレスとが一致したエント
リの数が一つになったことを検出すると、その時点でア
ドレスレジスタ（ＲＱＡＲ）１に登録されているリード
要求の待機を解除し、データアレイ（ＤＡ）３を索引し
てリードデータを接続線１１１を介して組合せ回路１４
に供給する。

【００２５】これと同時に、ヒットアドレス生成回路１
２において一致しているエントリのエントリアドレスを
生成し、接続線１１３を介してデータ部（ＳＤＢ）５お
よびマスク情報部（ＳＭＢ）６の索引を行う。データ部
（ＳＤＢ）５からのリードデータは、接続線１１４およ
び切替え回路１６および接続線１１６を介して組合せ回
路１４に入力する。マスク情報部（ＳＭＢ）６からのリ
ードデータは、接続線１１５および切替え回路１７およ
び接続線１１７を介して組合せ回路１４に入力する。組
合せ回路１４は、接続線１１７を介して供給されるマス
ク情報により、接続線１１６を介して供給されるストア
データと接続線１１１を介して供給されるリードデータ
とを組合わせてリプライデータを生成し、接続線１２６
を介して要求元に返送する。

【００２６】図４（ｂ）は上述の動作のタイミングチャ
ートである。

【００２７】タイミングＴ０においては、アドレスレジ
スタ（ＲＱＡＲ）１にアクセスがない状態であり、キャ
ッシュストアバッファのアドレス部（ＳＡＢ）４のエン
トリ０〜２にストア要求が登録されている状態を示して
いる。タイミングＴ１においてアドレスレジスタ（ＲＱ
ＡＲ）１にリード要求が登録されると、アドレスアレイ
（ＡＡ）２を索引してキャッシュヒットを判定する。ま
た、リード要求アドレスとキャッシュストアバッファの
アドレス部（ＳＡＢ）４に登録してあるアドレスとを比
較し、アドレス部（ＳＡＢ）４のエントリ０〜２とに登
録してあるアドレスがリード要求アドレスと一致するこ
とを判定する。この場合、一致するエントリの数が三つ
であるため、リード要求はアドレスレジスタ（ＲＱＡ
Ｒ）１で保留される。タイミングＴ２において、キャッ
シュストアバッファのアドレス部（ＳＡＢ）４のエント
リ０に登録されているストアデータがデータアレイ（Ｄ
Ａ）３に書込まれる。タイミングＴ３においては、キャ
ッシュストアバッファのアドレス部（ＳＡＢ）４のエン
トリ１に登録されているストアデータがデータアレイ
（ＤＡ）３に書込まれる。タイミングＴ４においては、
リード要求アドレスと一致するエントリの数が一つとな
るため、エントリ２に登録されているストアデータをデ
ータアレイ（ＤＡ）３に書込むのを中止し、リード要求
アドレスによってデータアレイ（ＤＡ）３から読出した
リードデータと、データ部（ＳＤＢ）５のアドレス部
（ＳＡＢ）４のエントリ２と同じエントリから読出した
ストアデータとを組合わせ、リプライデータを生成して
要求元に返送する。タイミングＴ５においては、キャッ
シュストアバッファのアドレス部（ＳＡＢ）４のエント
リ２に登録されているストアデータがデータアレイ（Ｄ
Ａ）３に書込まれる。（従来の場合は、キャッシュスト
アバッファに登録されている全てのストア要求をキャッ
シュメモリに反映させた後でなければ、リード処理を実
行できないため、リード要求は次のタイミングまで待た
される。）上述のように、制御回路１５は、リード要求
アドレスとキャッシュストアバッファに登録されている
ストア要求アドレスとが一致し、その一致したキャッシ
ュストアバッファのエントリの数が一つのみであると
き、または一致したキャッシュストアバッファのエント
リの数が二つ以上であってキャッシュストアバッファ内
に登録されているストア要求を優先的に処理して一致す
るキャッシュストアバッファのエントリの数が一つにな
ったとき、キャッシュメモリのデータ部（ＳＤＢ）５お
よびマスク情報部（ＳＭＢ）６の該当するエントリのデ
ータを読出そうとするが、この時点でデータ部（ＳＤ
Ｂ）５およびマスク情報部（ＳＭＢ）６に対してそれぞ
れストアデータおよびマスク情報が演算器２６から登録
されていない場合は、組合せ回路１４に対してデータを
供給することは不可能である。

【００２８】この場合、演算器２６から制御回路１５に
対してストアデータ登録要求が行われるまで、アドレス
レジスタ（ＲＱＡＲ）１に登録されているリード要求に
待機を指示し、ストアデータ登録要求が行われた時点で
待機を解除し、データアレイ（ＤＡ）３を索引してリー
ドデータを接続線１１１を介して組合せ回路１４に供給
する。

【００２９】またストアデータを接続線１１８を介して
データ部（ＳＤＢ）５に登録すると同時に、切替え回路
１６および接続線１１６を介して組合せ回路１４に供給
する。一方、マスク情報は、接続線１１９を介してマス
ク情報部（ＳＭＢ）６にに登録すると同時に、切替え回
路１７および接続線１１７を介して組合せ回路１４に供
給する。組合せ回路１４は、接続線１１７を介して供給
されるマスク情報により、接続線１１６を介して供給さ
れるストアデータと接続線１１１を介して供給されるリ
ードデータとを組合わせてリプライデータを生成し、接
続線１２６を介して要求元に返送する。

【００３０】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ装置は、リード要求アドレスとストア要求アド
レスとの一致を検出し、一致したエントリが二つ以上で
ある場合は、アドレスレジスタに登録されているリード
要求を待機させてキャッシュストアバッファ内に登録さ
れているストア要求を優先的に処理し、リード要求アド
レスとストア要求アドレスとが一致したエントリの数が
一つのときまたは一つになったときストアバッファから
ストアデータを読出し、同時にリード要求を実行してシ
ャッシュメモリからリードデータを読出し、ストアデー
タとリードデータを組合せ回路において組合わせてリプ
ライデータとし、ストアバッファにストアデータが登録
されていないときはストアバッファをバイパスして組合
せ回路に直接供給することにより、一つのワードアドレ
スに対してストア要求が発生し、続いて同じワードアド
レスに対しリード要求が発生した場合に、メモリ確定待
ち時間を短縮できるという効果があり、従ってキャッシ
ュメモリの性能を向上させることができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１の実施例の比較回路の詳細を示す回路図で
ある。

【図３】図１の実施例の１／ｎチェック回路の詳細を示
す回路図である。

【図４】図１の実施例の動作を示すタイミングチャート
である。

【符号の説明】

１ アドレスレジスタ（ＲＱＡＲ） ２ アドレスアレイ（ＡＡ） ３ データアレイ（ＤＡ） ４ アドレス部（ＳＡＢ） ５ データ部（ＳＤＢ） ６ マスク情報部（ＳＭＢ） ７ ライトアドレスレジスタ（ＳＷＡ） ８ ライトアドレスレジスタ（ＤＷＡ） ９ リードアドレスレジスタ（ＳＲＡ） １０ 比較回路 １１ １／ｎチェック回路 １２ ヒットアドレス生成回路 １３ 比較器 １４ 組合せ回路 １５ 制御回路 １６〜１８ 切替え回路 ２１ 有効フラグ部（ＳＡＶ） ２２〜２４ ＋１カウンタ ２６ 演算器 ３１〜３４ 比較器 ３５〜３８ アンドゲート ３９ オアゲート ４１〜４４ インバータ ４５〜４８ アンドゲート ４９ オアゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主記憶装置の記憶内容の写しをブロック
   単位で保持するキャッシュメモリと、 前記キャッシュメモリに対する書込み要求を貯蔵してお
   くキャッシュストアバッファと、 キャッシュリード要求アドレスと前記キャッシュストア
   バッファに登録されているストア要求アドレスとの一致
   を検出するアドレス一致検出部と、 前記アドレス一致検出部において前記キャッシュリード
   要求アドレスと前記ストア要求アドレスとの一致を検出
   したときキャッシュリード要求を待機させるキャッシュ
   リード要求待機部と、 前記アドレス一致検出部において前記キャッシュリード
   要求アドレスと前記ストア要求アドレスとの一致を検出
   したとき前記ストア要求アドレスが一つであるか否かを
   判定するストア要求アドレス判定部と、 前記アドレス一致検出部において一致を検出したとき前
   記ストア要求アドレスが一つでないとき前記ストア要求
   アドレスが一つになるまで前記キャッシュメモリに対し
   てストア要求を優先的に処理する優先処理部と、 前記アドレス一致検出部において一致を検出したとき前
   記ストア要求アドレスが一つであるときまたは前記優先
   処理部による処理結果前記ストア要求が一つになったと
   き前記ストア要求のデータを読出すストアデータ読出部
   と、 前記アドレス一致検出部において一致を検出したとき前
   記ストア要求アドレスが一つであるときまたは前記優先
   処理部による処理結果前記ストア要求が一つになったと
   き前記要求アドレス待機部によって待機させられていた
   前記キャッシュリード要求を実行するキャッシュリード
   要求実行部と、 前記ストアデータ読出部によって得られたストアデータ
   と前記キャッシュリード要求実行部によって得られたキ
   ャッシュリードとを組合わせて前記キャッシュリード要
   求に対するリプライデータを生成するリプライデータ生
   成部と、 前記ストアデータ読出部によって得られたストアデータ
   が前記キャッシュストアバッファに未登録の場合に前記
   ストアデータを前記キャッシュストアバッファに登録す
   るタイミングで前記キャッシュストアバッファをバイパ
   スして前記ストアデータを組合わせるためのストアデー
   タ組合わせ部に対して供給するストアデータ供給部とを
   備えることを特徴とするキャッシュメモリ装置。
2. 【請求項２】 キャッシュリード要求アドレスとキャッ
   シュストアバッファに登録されているストア要求アドレ
   スとをエントリ毎に比較する複数の比較器と、前記複数
   の比較器の対応する比較器の出力信号とキャッシュスト
   アバッファからの有効フラッグとの論理積演算を行う複
   数のアンドゲートと、前記複数のアンドゲートの出力信
   号の論理和演算を行うオアゲートとを有するアドレス一
   致検出部を備えることをことを特徴とする請求項１記載
   のキャッシュメモリ装置。