JPS6059621B2 - バッファ無効化制御方式 - Google Patents
バッファ無効化制御方式Info
- Publication number
- JPS6059621B2 JPS6059621B2 JP55172264A JP17226480A JPS6059621B2 JP S6059621 B2 JPS6059621 B2 JP S6059621B2 JP 55172264 A JP55172264 A JP 55172264A JP 17226480 A JP17226480 A JP 17226480A JP S6059621 B2 JPS6059621 B2 JP S6059621B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- General Physics & Mathematics (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、バッファ、メモリを持つスカラー。
ユニットとベクトル・ユニットとを備える複合計算機シ
ステムにおいて、バッファ無効化制御を簡 単な回路に
よつて効率的に行い得るようにしたものである。 第１
図は本発明が適合される複合計算機システムの概要を示
すものであつて、１は主記憶装置、２は記憶制御部、３
はタグ’゛２’’と称されるタグ部、４はスカラー・ユ
ニット、５はバッファ・メモリ、６はベクトル・ユニッ
ト、７はデータ・バス、８はアドレス・バスをそれぞれ
示している。
ステムにおいて、バッファ無効化制御を簡 単な回路に
よつて効率的に行い得るようにしたものである。 第１
図は本発明が適合される複合計算機システムの概要を示
すものであつて、１は主記憶装置、２は記憶制御部、３
はタグ’゛２’’と称されるタグ部、４はスカラー・ユ
ニット、５はバッファ・メモリ、６はベクトル・ユニッ
ト、７はデータ・バス、８はアドレス・バスをそれぞれ
示している。
第１図の複合計算機システムはアレイ、プロセ’ツサ
・システムとも呼ばれるものである。スカラー・ユニッ
トは所謂ＣＰＵであつて、スカラー命令を実行するもの
である。また、命令フエツチはスカラー・ユニット４に
よつて行われ、フエツチした命令がベクトル命令である
場合には、そのベクトル命令はベクトル・ユニット６に
渡される。 第１図のシステムでは、主記憶装置１と記
憶制御ユニット２との間には８本のデータ・バス７、ス
カラー・ユニット４と記憶制御ユニット２との間には１
本のデータ・バス７、ベクトル・ユニット６と記憶制御
ユニット２との間には４本のデータ・バス７が設けられ
ている。タグ部３は、バッファ・メモリ５のタグ部のコ
ピーもしくはそれを包含するものである。記憶制御ユニ
ット２は、ベクトル・ユニット６からのストア、アクセ
スがあつたならば、タグ部３を調べ、タグ部３にストア
・アドレスが存在すれば、スカラー・ユニット４に対し
てバッファ無効化要求を出す。したがつて、バッファ、
メモリ５のタグ部にあるアドレスは必ずタグ部３にある
ように制御を行うことが必要である。ベクトル●ユニッ
ト６は毎サイクルのメモリ●アクセスが可能である。
・システムとも呼ばれるものである。スカラー・ユニッ
トは所謂ＣＰＵであつて、スカラー命令を実行するもの
である。また、命令フエツチはスカラー・ユニット４に
よつて行われ、フエツチした命令がベクトル命令である
場合には、そのベクトル命令はベクトル・ユニット６に
渡される。 第１図のシステムでは、主記憶装置１と記
憶制御ユニット２との間には８本のデータ・バス７、ス
カラー・ユニット４と記憶制御ユニット２との間には１
本のデータ・バス７、ベクトル・ユニット６と記憶制御
ユニット２との間には４本のデータ・バス７が設けられ
ている。タグ部３は、バッファ・メモリ５のタグ部のコ
ピーもしくはそれを包含するものである。記憶制御ユニ
ット２は、ベクトル・ユニット６からのストア、アクセ
スがあつたならば、タグ部３を調べ、タグ部３にストア
・アドレスが存在すれば、スカラー・ユニット４に対し
てバッファ無効化要求を出す。したがつて、バッファ、
メモリ５のタグ部にあるアドレスは必ずタグ部３にある
ように制御を行うことが必要である。ベクトル●ユニッ
ト６は毎サイクルのメモリ●アクセスが可能である。
したがつて、毎サイクルのストア・アクセスをチェック
できるように、同一内容をもつタグ部３をベクトル・ユ
ニット６のアクセス・ボートの数だけ設けることが必要
である。バッファ・メモリ５の１ラインは例えば６４１
＜イトであり、データ・バス７の幅は例えば８バイトで
ある。
できるように、同一内容をもつタグ部３をベクトル・ユ
ニット６のアクセス・ボートの数だけ設けることが必要
である。バッファ・メモリ５の１ラインは例えば６４１
＜イトであり、データ・バス７の幅は例えば８バイトで
ある。
したがつて、ベクトル・ユニット６の各アクセス・ボー
トがバッファ・メモリ５の同一ライン範囲にストア・ア
クセスを行う場合があり得る。ベクトル●ユニット６か
らのデータ●バスのそれぞれに対応してタグ部３をもつ
バッファ無効化制御部を設け、各バッファ無効化制御部
が独立して動作するようにすると、上記のようにベクト
ル・ユニット６の各アクセス・ボートがバッファ●メモ
リ５の同一ライン範囲にストア●アクセスを行う場合、
４個のバッファ無効化要求が出されることになる。バッ
ファ●メモリ５はライン単位て管理されているのて、本
来であれば１回のバッファ無効化要求を出すだけで充分
であり、４個のバッファ無効化要求を出すことはスカラ
ー●ユニット５の処理を著しく阻害する。このような事
態を防ぐためには、ストア・アドレス同志を比較し、複
数のストア・アドレスが同一のラインを指定しているき
には、そのうちの１個をバッファ無効化アドレスとして
バッファ無効化要求を出せだよい。
トがバッファ・メモリ５の同一ライン範囲にストア・ア
クセスを行う場合があり得る。ベクトル●ユニット６か
らのデータ●バスのそれぞれに対応してタグ部３をもつ
バッファ無効化制御部を設け、各バッファ無効化制御部
が独立して動作するようにすると、上記のようにベクト
ル・ユニット６の各アクセス・ボートがバッファ●メモ
リ５の同一ライン範囲にストア●アクセスを行う場合、
４個のバッファ無効化要求が出されることになる。バッ
ファ●メモリ５はライン単位て管理されているのて、本
来であれば１回のバッファ無効化要求を出すだけで充分
であり、４個のバッファ無効化要求を出すことはスカラ
ー●ユニット５の処理を著しく阻害する。このような事
態を防ぐためには、ストア・アドレス同志を比較し、複
数のストア・アドレスが同一のラインを指定しているき
には、そのうちの１個をバッファ無効化アドレスとして
バッファ無効化要求を出せだよい。
しかし、全てのストア・ア．ドレス同志の比較を行うと
、ベクトル・ユニット６が４個のアクセス・ボートを有
すると、６個の比較回路が必要となり、８個のアクセス
・ボートを有すると、２８個の比較回路が必要となる。
本発明は、上記の考察に基づくものであつて、バッファ
・メモリを持つスカラー●ユニットとベクトル・ユニッ
トとを備える複合計算機システムにおいて、バッファ無
効化制御を簡単な回路構成で以て効率的に行い得るよう
にしたバッファ無効化制御方式を提供することを目的と
している。そ・してそのため、本発明のバッファ無効化
制御方式は、主記憶装置と、該主記憶装置に対してｎ個
のアクセス●ボートから同時にエレメント●データをア
クセスできるベクトル・ユニットと、バッファ・メモリ
を持つスカラー・ユニットとを有する複合計算機システ
ムにおいて、それぞれが上記バッファ・メモリのタグ部
のコピーもしくはそれを包含する情報をもち且つ上記ア
クセス・ボートと１対１の対応をなすｎ個の第２のタグ
部と、上記アクセス●ボートから出力されたストア・ア
ドレスと一致するものが対応する第２のタグ部に存在す
るか否かを検出するｎ個のバッファ無効化アドレス検出
手段と、第１番目（たＳｔｉ＝１，２・・・ノ・・・ｎ
−１）のアクセス・ボートから出力されるストア・アド
レスと第１＋１番目のアクセス・ボートから出力される
ストア・アドレスを比較するｎ一１個の比較回路とを備
え、第１番目のアクセス●ボートからのストア●アドレ
スと第１＋１番目のアクセス・ボートからのストア・ア
ドレスとを比較する比較回路が一致を出力する場合には
、第１番目もしくは第１＋１番目のバッファ無効化アド
レス検出手段が強制的に不一致を出力するようにしたこ
とを特徴とするものである。以下、本発明を図面を参照
しつつ説明する。第２図は本発明の１実施例のブロック
図であつて、同図において、１１ないし１４はタグ・ア
クセス・レジスタ、１５ないし１８はタグ２゛３と称さ
れるタグ部、１９ないし２２は比較アドレス●レジスタ
、２３ないし２６はタグ読出データ・レジスタ、２７な
いし３０はタグ・マッチを検出する比較回路、３１ない
し３３は比較回路を示している。
、ベクトル・ユニット６が４個のアクセス・ボートを有
すると、６個の比較回路が必要となり、８個のアクセス
・ボートを有すると、２８個の比較回路が必要となる。
本発明は、上記の考察に基づくものであつて、バッファ
・メモリを持つスカラー●ユニットとベクトル・ユニッ
トとを備える複合計算機システムにおいて、バッファ無
効化制御を簡単な回路構成で以て効率的に行い得るよう
にしたバッファ無効化制御方式を提供することを目的と
している。そ・してそのため、本発明のバッファ無効化
制御方式は、主記憶装置と、該主記憶装置に対してｎ個
のアクセス●ボートから同時にエレメント●データをア
クセスできるベクトル・ユニットと、バッファ・メモリ
を持つスカラー・ユニットとを有する複合計算機システ
ムにおいて、それぞれが上記バッファ・メモリのタグ部
のコピーもしくはそれを包含する情報をもち且つ上記ア
クセス・ボートと１対１の対応をなすｎ個の第２のタグ
部と、上記アクセス●ボートから出力されたストア・ア
ドレスと一致するものが対応する第２のタグ部に存在す
るか否かを検出するｎ個のバッファ無効化アドレス検出
手段と、第１番目（たＳｔｉ＝１，２・・・ノ・・・ｎ
−１）のアクセス・ボートから出力されるストア・アド
レスと第１＋１番目のアクセス・ボートから出力される
ストア・アドレスを比較するｎ一１個の比較回路とを備
え、第１番目のアクセス●ボートからのストア●アドレ
スと第１＋１番目のアクセス・ボートからのストア・ア
ドレスとを比較する比較回路が一致を出力する場合には
、第１番目もしくは第１＋１番目のバッファ無効化アド
レス検出手段が強制的に不一致を出力するようにしたこ
とを特徴とするものである。以下、本発明を図面を参照
しつつ説明する。第２図は本発明の１実施例のブロック
図であつて、同図において、１１ないし１４はタグ・ア
クセス・レジスタ、１５ないし１８はタグ２゛３と称さ
れるタグ部、１９ないし２２は比較アドレス●レジスタ
、２３ないし２６はタグ読出データ・レジスタ、２７な
いし３０はタグ・マッチを検出する比較回路、３１ない
し３３は比較回路を示している。
第２図の装置は記憶制御ユニット２内に存在するもので
ある。タグ部１５ないし１８は第１図のタグ部３と同一
物であり、タグ部１５ないし１８・はバッファ・メモリ
５のタグ部の写しを保持している。
ある。タグ部１５ないし１８は第１図のタグ部３と同一
物であり、タグ部１５ないし１８・はバッファ・メモリ
５のタグ部の写しを保持している。
タグ部１５ないし１８は、同一内容をもつものであり、
タグ登録アドレスの下位桁で指定されるアドレスにタグ
登録アドレスの上位桁が記憶されている。ベクトル・ユ
ニット６からストア●アドレスＡが送られて来ると、こ
のストア・アドレスＡはタグ●アクセス●レジスタ１１
にセットされ、この下位ビットによつてタグ部１５がリ
ード・アクセスされ、読出されたデータが読出データ●
レジスタ２３にセットされ、またストア・アドレスＡの
上位ビットが比較アドレス●レジスタ１９にセットされ
る。比較回路２７は、比較アドレス・レジスタ１９とタ
グ読出データ・レジスタ２３の内容とを比較し、両者が
一致した場合には、一致を出力する。ストア●アドレス
Ｂ，Ｃ，Ｄが送られて来た場合にも、同様な動作が行わ
れる。なお、比較回路２７ないし３０のそれぞれは、有
効表示フラグがオフの場合には一致を出力しない。比較
回路３１は、ストア・アドレスＡのライン●アドレス部
分とストア・アドレスＢのライン・アドレス部分とを比
較するものであり、比較回路３１が一致を出力すると、
比較回路２８の出力は不一致に強制される。
タグ登録アドレスの下位桁で指定されるアドレスにタグ
登録アドレスの上位桁が記憶されている。ベクトル・ユ
ニット６からストア●アドレスＡが送られて来ると、こ
のストア・アドレスＡはタグ●アクセス●レジスタ１１
にセットされ、この下位ビットによつてタグ部１５がリ
ード・アクセスされ、読出されたデータが読出データ●
レジスタ２３にセットされ、またストア・アドレスＡの
上位ビットが比較アドレス●レジスタ１９にセットされ
る。比較回路２７は、比較アドレス・レジスタ１９とタ
グ読出データ・レジスタ２３の内容とを比較し、両者が
一致した場合には、一致を出力する。ストア●アドレス
Ｂ，Ｃ，Ｄが送られて来た場合にも、同様な動作が行わ
れる。なお、比較回路２７ないし３０のそれぞれは、有
効表示フラグがオフの場合には一致を出力しない。比較
回路３１は、ストア・アドレスＡのライン●アドレス部
分とストア・アドレスＢのライン・アドレス部分とを比
較するものであり、比較回路３１が一致を出力すると、
比較回路２８の出力は不一致に強制される。
比較回路３２はストア・アドレスＢのライン●アドレス
部分とストア・アドレスＣのライン●アドレス部分とを
比較するものであり、両者が一致すると、比較回路２９
の出力は不一致に強制される。比較回路３３は、ストア
●アドレスＣのライン・アドレス部分とストア・アドレ
スＤのライン・アドレス部分を比較するものてあり、両
者か一致すると、比較回路３０の出力は不一致に強制さ
れる。ベクトル●ユニット６のアクセスは、以下のよう
なパターン、即ち（イ）連続アクセス （ロ）距離アクセス ー定距離毎にとびとびにデータをアクセス。
部分とストア・アドレスＣのライン●アドレス部分とを
比較するものであり、両者が一致すると、比較回路２９
の出力は不一致に強制される。比較回路３３は、ストア
●アドレスＣのライン・アドレス部分とストア・アドレ
スＤのライン・アドレス部分を比較するものてあり、両
者か一致すると、比較回路３０の出力は不一致に強制さ
れる。ベクトル●ユニット６のアクセスは、以下のよう
なパターン、即ち（イ）連続アクセス （ロ）距離アクセス ー定距離毎にとびとびにデータをアクセス。
（ハ）ランダム●アクセスバラバラで相関関係はない。
に分類される。
こ）でベクトル・ユニットのアクセスについて考えて見
れば、（ハ）のランダム・アクセスのケースは殆んど存
在しないので考慮する必要はない。そこで、連続アクセ
スおよび距離アクセスだけに着目すれば良い。いま、ス
トア●アドレスＡをｉとしたとき、ストア・アドレスＢ
がｉ＋ｄ１ストア●アドレスＣがｉ＋？、ストア●アド
レスＤがｉ＋？になるように、ベクトル・ユニット６を
構成すれば、レジスタ１１と１２の比較、レジスタ１２
と１３との比較、レジスタ１３と１４との比較だけで充
分であろう。なお、Ｄぱ゜０゛を除く整数である。例え
ば、ストア・アドレスＡ，Ｂ，Ｃ，Ｄが同一ラインに対
するものである場合には、比較回路３３により比較回路
３０の出力は不一致に強制され、比較回路３２によつて
比較回路２９の出力は不一致に強制され、比較回路３１
によつて比較回路２８の出力は不一致に強制され、結局
のところ比較回路２７によるチェックしか行われない。
以上の説明から明らかなように、本発明によれば、バッ
ファ無効化制御を簡単な制御によつて効率的に行うこと
が可能となる。
れば、（ハ）のランダム・アクセスのケースは殆んど存
在しないので考慮する必要はない。そこで、連続アクセ
スおよび距離アクセスだけに着目すれば良い。いま、ス
トア●アドレスＡをｉとしたとき、ストア・アドレスＢ
がｉ＋ｄ１ストア●アドレスＣがｉ＋？、ストア●アド
レスＤがｉ＋？になるように、ベクトル・ユニット６を
構成すれば、レジスタ１１と１２の比較、レジスタ１２
と１３との比較、レジスタ１３と１４との比較だけで充
分であろう。なお、Ｄぱ゜０゛を除く整数である。例え
ば、ストア・アドレスＡ，Ｂ，Ｃ，Ｄが同一ラインに対
するものである場合には、比較回路３３により比較回路
３０の出力は不一致に強制され、比較回路３２によつて
比較回路２９の出力は不一致に強制され、比較回路３１
によつて比較回路２８の出力は不一致に強制され、結局
のところ比較回路２７によるチェックしか行われない。
以上の説明から明らかなように、本発明によれば、バッ
ファ無効化制御を簡単な制御によつて効率的に行うこと
が可能となる。
第１図は本発明が適用される複合計算機システムの概要
を示す図、第２図は本発明の１実施例の１ブロック図で
ある。 １・・・・・・主記憶装置、２・・・・・記憶制御部、
３・・・タグ゜２゛と称されるタグ部、４・・・・・・
スカラー・ユニット、５・・・・・・バッファ●メモｉ
八６・・・・・ベクトル●ユニット、７・・・・・・デ
ータ●バス、８・・・・・・アードレス・バス、１１な
いし１４・・・・・タグ・アクセス・レジスタ、１５な
いし１８・・・・・タグ゜゜２゛と称されるタグ部、１
９ないし２２・・・・・・比較アドレス・レジスタ、２
３ないし２６・・・・・タグ読出データ・レジスタ、２
７ないし３０・・・・・タグ・マツチフを検出する比較
回路、３１ないし３３・・・・・・比較回路。
を示す図、第２図は本発明の１実施例の１ブロック図で
ある。 １・・・・・・主記憶装置、２・・・・・記憶制御部、
３・・・タグ゜２゛と称されるタグ部、４・・・・・・
スカラー・ユニット、５・・・・・・バッファ●メモｉ
八６・・・・・ベクトル●ユニット、７・・・・・・デ
ータ●バス、８・・・・・・アードレス・バス、１１な
いし１４・・・・・タグ・アクセス・レジスタ、１５な
いし１８・・・・・タグ゜゜２゛と称されるタグ部、１
９ないし２２・・・・・・比較アドレス・レジスタ、２
３ないし２６・・・・・タグ読出データ・レジスタ、２
７ないし３０・・・・・タグ・マツチフを検出する比較
回路、３１ないし３３・・・・・・比較回路。
Claims (1)
- １ 主記憶装置と、該主記憶装置に対してｎ個のアクセ
ス・ポートから同時にエレメント・データをアクセスで
きるベクトル・ユニットと、バッファ・メモリを持つス
カラー・ユニットとを有する複合計算機システムにおい
て、それぞれが上記バッファ・メモリのタグ部のコピー
もしくはそれを包含する情報をもち、且つ上記アクセス
・ポートと１対１の対応をなすｎ個の第２のタグ部と、
上記アクセス・ポートから出力されるストア・アドレス
と一致するものが対応する第２のタグ部に存在するか否
かを検出するｎ個のバッファ無効化アドレス検出手段と
、第ｉ番目（たゞしｉ＝１、２、・・・・・・ｎ−１）
のアクセス・ポートから出力されるストア・アドレスと
第ｉ＋１番目のアクセス・ポートから出力されるストア
・アドレスを比較するｎ−１個の比較回路とを備え、第
ｉ番目のアクセス・ポートからのストア・アドレスと第
ｉ＋１番目のアクセス・ポートからのストア・アドレス
と比較する比較回路が一致を出力する場合には、第ｉ番
目もしくは第ｉ＋１番目のバッファ無効化アドレス検出
手段が強制的に不一致を出力するようにしたことを特徴
とするバッファ無効化制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55172264A JPS6059621B2 (ja) | 1980-12-06 | 1980-12-06 | バッファ無効化制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55172264A JPS6059621B2 (ja) | 1980-12-06 | 1980-12-06 | バッファ無効化制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5797168A JPS5797168A (en) | 1982-06-16 |
| JPS6059621B2 true JPS6059621B2 (ja) | 1985-12-26 |
Family
ID=15938667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55172264A Expired JPS6059621B2 (ja) | 1980-12-06 | 1980-12-06 | バッファ無効化制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059621B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141054A (ja) * | 1984-12-14 | 1986-06-28 | Nec Corp | 情報処理装置 |
| JPS61264455A (ja) * | 1985-05-18 | 1986-11-22 | Fujitsu Ltd | 主記憶一致制御方式 |
| JPH0778786B2 (ja) * | 1989-05-10 | 1995-08-23 | 株式会社日立製作所 | 記憶制御方式 |
| JPH03231365A (ja) * | 1990-02-07 | 1991-10-15 | Koufu Nippon Denki Kk | 情報処理装置 |
-
1980
- 1980-12-06 JP JP55172264A patent/JPS6059621B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5797168A (en) | 1982-06-16 |
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