JPH05198186A - 連想メモリシステム - Google Patents
連想メモリシステムInfo
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- JPH05198186A JPH05198186A JP4028985A JP2898592A JPH05198186A JP H05198186 A JPH05198186 A JP H05198186A JP 4028985 A JP4028985 A JP 4028985A JP 2898592 A JP2898592 A JP 2898592A JP H05198186 A JPH05198186 A JP H05198186A
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- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
Abstract
(57)【要約】
【目的】 連想メモリ回路を用いた連想メモリシステム
において、キャッシュデータのヒット判定を高速に行え
るようにする。 【構成】 メモリ領域を指定するアドレス７２と仮想ア
ドレス４とが供給されて、前記アドレスに予め記憶され
たデータと前記仮想アドレス４とが一致したときにヒッ
ト信号５を出力する仮想アドレス保持用ＣＡＭ回路２
と、前記仮想アドレス４が供給されてこの仮想アドレス
４と一致したキャッシュタグデータが存在したときにこ
のデータを出力するキャッシュタグ用のメモリ回路１
と、前記ＣＡＭ回路２からのヒット信号５を出力する出
力線が接続され、前記ヒット信号が出力されたメモリ領
域に予め記憶された物理アドレスと前記キャッシュタグ
用のメモリ回路１より供給されたキャッシュタグデータ
とが一致したときにヒット信号６を出力する物理アドレ
ス保持用ＣＡＭ回路３とより構成したものである。
において、キャッシュデータのヒット判定を高速に行え
るようにする。 【構成】 メモリ領域を指定するアドレス７２と仮想ア
ドレス４とが供給されて、前記アドレスに予め記憶され
たデータと前記仮想アドレス４とが一致したときにヒッ
ト信号５を出力する仮想アドレス保持用ＣＡＭ回路２
と、前記仮想アドレス４が供給されてこの仮想アドレス
４と一致したキャッシュタグデータが存在したときにこ
のデータを出力するキャッシュタグ用のメモリ回路１
と、前記ＣＡＭ回路２からのヒット信号５を出力する出
力線が接続され、前記ヒット信号が出力されたメモリ領
域に予め記憶された物理アドレスと前記キャッシュタグ
用のメモリ回路１より供給されたキャッシュタグデータ
とが一致したときにヒット信号６を出力する物理アドレ
ス保持用ＣＡＭ回路３とより構成したものである。
Description
【０００１】
【産業上の利用分野】この発明はプロセッサ等に搭載さ
れる、あるいはプロセッサの周辺回路を構成する連想メ
モリシステムに関するものである。
れる、あるいはプロセッサの周辺回路を構成する連想メ
モリシステムに関するものである。
【０００２】
【従来の技術】マイクロプロセッサを利用したシステム
においては、実際に使用できるメモリのアドレス空間は
実装できるメモリ素子の物理的な数で制限される。この
ようなマイクロプロセッサ外部の制限されているアドレ
ス空間は物理アドレス空間と呼ばれ、そのアドレスを物
理アドレスと呼ぶ。逆にマイクロプロセッサ内部ではア
ドレス空間が物理的に制限されないので、実際のアドレ
ス空間以上のアドレスが存在すると仮定して色々な処理
を実行している。このようなマイクロプロセッサ内部の
アドレス空間は仮想アドレス空間と呼ばれ、そのアドレ
スを仮想アドレスと呼ぶ。
においては、実際に使用できるメモリのアドレス空間は
実装できるメモリ素子の物理的な数で制限される。この
ようなマイクロプロセッサ外部の制限されているアドレ
ス空間は物理アドレス空間と呼ばれ、そのアドレスを物
理アドレスと呼ぶ。逆にマイクロプロセッサ内部ではア
ドレス空間が物理的に制限されないので、実際のアドレ
ス空間以上のアドレスが存在すると仮定して色々な処理
を実行している。このようなマイクロプロセッサ内部の
アドレス空間は仮想アドレス空間と呼ばれ、そのアドレ
スを仮想アドレスと呼ぶ。
【０００３】従ってマイクロプロセッサが外部のメモリ
空間を利用するとき、マイクロプロセッサは内部の仮想
アドレスを物理アドレスに変換する必要がある。この変
換に使われる回路をトランスレートルックアサイドバッ
ファ回路（以下、ＴＬＢ回路と称す）と呼んでいる。ま
ずこのＴＬＢ回路について説明する。
空間を利用するとき、マイクロプロセッサは内部の仮想
アドレスを物理アドレスに変換する必要がある。この変
換に使われる回路をトランスレートルックアサイドバッ
ファ回路（以下、ＴＬＢ回路と称す）と呼んでいる。ま
ずこのＴＬＢ回路について説明する。
【０００４】図８にＴＬＢ回路のブロック図を示す。２
はコンテントアドレッサブルメモリ回路（以下、ＣＡＭ
回路と称す）と呼ばれるメモリ回路、７１は通常のメモ
リ回路、７２はＣＡＭ回路のアドレス信号、５はＣＡＭ
回路２から出力されるヒット信号（出力線）、４は仮想
アドレス、６５は物理アドレスである。メモリ回路７１
は通常のメモリ回路と動作は全く同じであるが、通常の
メモリ回路でのワード選択信号がＣＡＭ回路２からのヒ
ット信号５に接続されている。従って、通常のメモリ回
路のようにワード選択信号をデコーダ回路等で生成する
必要がなく、デコーダ回路も持っていない。
はコンテントアドレッサブルメモリ回路（以下、ＣＡＭ
回路と称す）と呼ばれるメモリ回路、７１は通常のメモ
リ回路、７２はＣＡＭ回路のアドレス信号、５はＣＡＭ
回路２から出力されるヒット信号（出力線）、４は仮想
アドレス、６５は物理アドレスである。メモリ回路７１
は通常のメモリ回路と動作は全く同じであるが、通常の
メモリ回路でのワード選択信号がＣＡＭ回路２からのヒ
ット信号５に接続されている。従って、通常のメモリ回
路のようにワード選択信号をデコーダ回路等で生成する
必要がなく、デコーダ回路も持っていない。
【０００５】ＣＡＭ回路と呼ばれる回路は通常のメモリ
回路のように外部からデータを記憶したり読み出したり
する以外に、記憶しているデータと外部のデータとが一
致しているかどうかを比較できる機能を有している回路
であり、連想メモリと呼ばれるメモリ回路の１種であ
る。ＣＡＭ回路が外部データと一致しているデータを記
憶しているときには、ヒット信号と呼ばれる信号を外部
へ出力し、外部データと一致したデータが何番目のワー
ドに記憶されているかを外部に知らせる機能を有してい
る。
回路のように外部からデータを記憶したり読み出したり
する以外に、記憶しているデータと外部のデータとが一
致しているかどうかを比較できる機能を有している回路
であり、連想メモリと呼ばれるメモリ回路の１種であ
る。ＣＡＭ回路が外部データと一致しているデータを記
憶しているときには、ヒット信号と呼ばれる信号を外部
へ出力し、外部データと一致したデータが何番目のワー
ドに記憶されているかを外部に知らせる機能を有してい
る。
【０００６】図９はＣＡＭ回路２を説明するための内部
ブロック図である。４１はＣＡＭ回路を構成するＣＡＭ
セル回路、３１は電源電位、３５はワード選択信号、８
１はデコーダ回路、８２はデータ書き込み読み出し回路
である。さらに図３はＣＡＭセル回路４１を詳しく説明
した内部構成図である。３１は電源電位、３２ａ，３２
ｂは抵抗、３３ａ〜３３ｈはｎチャネルトランジスタ、
３４は接地電位、３５はワード選択信号、３６は一致信
号、３７は比較するための外部データのビット線、３８
は比較するための外部データの反転データのビット線、
３９は記憶されているデータのビット線、４０は記憶さ
れているデータの反転データのビット線である。ＣＡＭ
セル回路４１はメモリ回路であるのでデータを記憶して
おくことができる。図３中で３９０は記憶しているデー
タ値、４００は記憶しているデータの反転のデータ値で
ある。一致信号３６はＣＡＭセル回路４１内データ３９
０と外部データビット線データ３７が一致したとき電源
電位となる。図９において、水平方向をビット方向、垂
直方向をワード方向とする。図３中における一致信号３
６は、図８中ではＣＡＭ回路２のヒット信号５に等し
い。
ブロック図である。４１はＣＡＭ回路を構成するＣＡＭ
セル回路、３１は電源電位、３５はワード選択信号、８
１はデコーダ回路、８２はデータ書き込み読み出し回路
である。さらに図３はＣＡＭセル回路４１を詳しく説明
した内部構成図である。３１は電源電位、３２ａ，３２
ｂは抵抗、３３ａ〜３３ｈはｎチャネルトランジスタ、
３４は接地電位、３５はワード選択信号、３６は一致信
号、３７は比較するための外部データのビット線、３８
は比較するための外部データの反転データのビット線、
３９は記憶されているデータのビット線、４０は記憶さ
れているデータの反転データのビット線である。ＣＡＭ
セル回路４１はメモリ回路であるのでデータを記憶して
おくことができる。図３中で３９０は記憶しているデー
タ値、４００は記憶しているデータの反転のデータ値で
ある。一致信号３６はＣＡＭセル回路４１内データ３９
０と外部データビット線データ３７が一致したとき電源
電位となる。図９において、水平方向をビット方向、垂
直方向をワード方向とする。図３中における一致信号３
６は、図８中ではＣＡＭ回路２のヒット信号５に等し
い。
【０００７】ＣＡＭ回路２においてデータを記憶すると
きの動作は通常のメモリ回路と同様である。ＣＡＭ回路
２のＣＡＭセル回路４１にデータを記憶するときには、
ビット線３９，４０上のデータを、ワード選択信号３５
で選択されたｎチャネルトランジスタ３３ａ，３３ｂを
介して、ｎチャネルトランジスタ３３ｃ，３３ｄ、抵抗
３２ａ，３２ｂで構成される回路に記憶する。即ちビッ
ト線３９のデータをデータ値３９０へ、ビット線４０の
データをデータ値４００へ書き込む。またＣＡＭ回路２
のＣＡＭセル回路４１のデータを外部へ読み出すときに
は、データ値３９０，４００上のデータをワード選択信
号３５で選択されたｎチャネルトランジスタ３３ａ，３
３ｂを介して、ビット線３９，４０に転送し、データ書
き込み読み出し回路８２から外部へ読み出す。これらの
動作はデコーダ回路８１、データ書き込み読み出し回路
８２が制御、実行するが、これは通常のメモリ回路と同
様である。
きの動作は通常のメモリ回路と同様である。ＣＡＭ回路
２のＣＡＭセル回路４１にデータを記憶するときには、
ビット線３９，４０上のデータを、ワード選択信号３５
で選択されたｎチャネルトランジスタ３３ａ，３３ｂを
介して、ｎチャネルトランジスタ３３ｃ，３３ｄ、抵抗
３２ａ，３２ｂで構成される回路に記憶する。即ちビッ
ト線３９のデータをデータ値３９０へ、ビット線４０の
データをデータ値４００へ書き込む。またＣＡＭ回路２
のＣＡＭセル回路４１のデータを外部へ読み出すときに
は、データ値３９０，４００上のデータをワード選択信
号３５で選択されたｎチャネルトランジスタ３３ａ，３
３ｂを介して、ビット線３９，４０に転送し、データ書
き込み読み出し回路８２から外部へ読み出す。これらの
動作はデコーダ回路８１、データ書き込み読み出し回路
８２が制御、実行するが、これは通常のメモリ回路と同
様である。
【０００８】次にＣＡＭ回路２においてデータを比較す
る動作を説明する。以下説明を簡単にするため、電源電
位は論理値“１”を示し、接地電位は論理値“０”を示
すとする。また電源電位と接地電位の両方に接続されて
いる場合は論理値は“０”を示すとする。一致信号３６
は図９で示すように電源電位３１に接続されているの
で、通常は論理値“１”である。
る動作を説明する。以下説明を簡単にするため、電源電
位は論理値“１”を示し、接地電位は論理値“０”を示
すとする。また電源電位と接地電位の両方に接続されて
いる場合は論理値は“０”を示すとする。一致信号３６
は図９で示すように電源電位３１に接続されているの
で、通常は論理値“１”である。
【０００９】今ＣＡＭセル回路４１にデータ“１”が記
憶されているとすると図３中のデータ値３９０は“１”
（従って反転データ値４００は“０”）である。また比
較すべき外部データが“１”のときは外部データのビッ
ト線３７は“１”（外部データの反転ビット線３８は
“０”）となる。このとき、ｎチャネルトランジスタ３
３ｅと３３ｇ、３３ｆと３３ｈペアにおいて片方のｎチ
ャネルトランジスタ３３ｅ，３３ｈがＯＦＦであり、一
致信号３６は接地電位３４と接続されない。同様にＣＡ
Ｍセル回路４１にデータ“０”が記憶されていて、かつ
比較すべき外部データが“０”のときは一致信号３６は
接地電位３４と接続されない。図９において、ビット方
向のＣＡＭセル回路４１のすべてがそれぞれのビットの
比較すべき外部データと等しいとき、上記のようにヒッ
ト信号５（一致信号３６に等しい）は接地電位３４と接
続されないので論理値は“１”となる。即ち、外部デー
タと比較して一致したデータがＣＡＭ回路２の中に存在
しているので、データが存在していたことを示すヒット
信号５は“１”となる。
憶されているとすると図３中のデータ値３９０は“１”
（従って反転データ値４００は“０”）である。また比
較すべき外部データが“１”のときは外部データのビッ
ト線３７は“１”（外部データの反転ビット線３８は
“０”）となる。このとき、ｎチャネルトランジスタ３
３ｅと３３ｇ、３３ｆと３３ｈペアにおいて片方のｎチ
ャネルトランジスタ３３ｅ，３３ｈがＯＦＦであり、一
致信号３６は接地電位３４と接続されない。同様にＣＡ
Ｍセル回路４１にデータ“０”が記憶されていて、かつ
比較すべき外部データが“０”のときは一致信号３６は
接地電位３４と接続されない。図９において、ビット方
向のＣＡＭセル回路４１のすべてがそれぞれのビットの
比較すべき外部データと等しいとき、上記のようにヒッ
ト信号５（一致信号３６に等しい）は接地電位３４と接
続されないので論理値は“１”となる。即ち、外部デー
タと比較して一致したデータがＣＡＭ回路２の中に存在
しているので、データが存在していたことを示すヒット
信号５は“１”となる。
【００１０】逆に、ビット方向のＣＡＭセル回路４１の
中に一つのビットでもデータが等しくないことが存在す
ると、ＣＡＭセル回路４１内においてｎチャネルトラン
ジスタ３３ｅと３３ｇ、３３ｆと３３ｈのどちらかのペ
アが両方ともＯＮする。そのためそのＣＡＭセル回路４
１内で一致信号３６は接地電位３４と接続されてしま
う。このとき図８中のヒット信号５は接地電位となるの
で、論理値は“０”となる。このように、任意のワード
に記憶しているデータと外部データと比較した結果、等
しければそのワードのヒット信号５はデータは“１”を
示すし、等しくなければ“０”を示す。ＣＡＭ回路２に
おいて各ワードには異なったデータが記憶されているた
め、ヒット信号５は「どれか１つだけ“１”になる
か」、「すべてが“０”か」のどちらかであり、２つ以
上のワードにおいてヒット信号５が“１”になることは
ない。
中に一つのビットでもデータが等しくないことが存在す
ると、ＣＡＭセル回路４１内においてｎチャネルトラン
ジスタ３３ｅと３３ｇ、３３ｆと３３ｈのどちらかのペ
アが両方ともＯＮする。そのためそのＣＡＭセル回路４
１内で一致信号３６は接地電位３４と接続されてしま
う。このとき図８中のヒット信号５は接地電位となるの
で、論理値は“０”となる。このように、任意のワード
に記憶しているデータと外部データと比較した結果、等
しければそのワードのヒット信号５はデータは“１”を
示すし、等しくなければ“０”を示す。ＣＡＭ回路２に
おいて各ワードには異なったデータが記憶されているた
め、ヒット信号５は「どれか１つだけ“１”になる
か」、「すべてが“０”か」のどちらかであり、２つ以
上のワードにおいてヒット信号５が“１”になることは
ない。
【００１１】以上のことをもとにＴＬＢ回路の動作を図
８を用いて説明する。 図８において、ＣＡＭ回路２の任意のワードには仮想
アドレス４のデータを記憶しておき、メモリ回路７１内
の等しいワードには変換すべき物理アドレスを記憶して
おく。
８を用いて説明する。 図８において、ＣＡＭ回路２の任意のワードには仮想
アドレス４のデータを記憶しておき、メモリ回路７１内
の等しいワードには変換すべき物理アドレスを記憶して
おく。
【００１２】外部から仮想アドレス４のデータを与え
るとＣＡＭ回路２の各ワードにおいて一致するデータが
存在するかどうかを比較する。 一致するデータがＣＡＭ回路２内に存在すれば、一致
したワードのヒット信号５が“１”になる。 ヒット信号５はメモリ回路７１のワード選択線に接続
されているので、ヒット信号５が“１”になると、メモ
リ回路７１内のそのワードに記憶されている物理アドレ
スが読み出され、仮想アドレスから物理アドレスへの変
換が完了したことになる。
るとＣＡＭ回路２の各ワードにおいて一致するデータが
存在するかどうかを比較する。 一致するデータがＣＡＭ回路２内に存在すれば、一致
したワードのヒット信号５が“１”になる。 ヒット信号５はメモリ回路７１のワード選択線に接続
されているので、ヒット信号５が“１”になると、メモ
リ回路７１内のそのワードに記憶されている物理アドレ
スが読み出され、仮想アドレスから物理アドレスへの変
換が完了したことになる。
【００１３】上述のにおいて一致するデータが存在
しなければ、ヒット信号５はどれも“１”にならないの
でメモリ回路７１中に格納されているどの物理アドレス
も読み出されない。以上がＴＬＢ回路によるアドレス変
換の方法である。しかしこのＴＬＢ回路による動作はＣ
ＡＭ回路２の動作が低速であるため、通常低速動作にな
る。
しなければ、ヒット信号５はどれも“１”にならないの
でメモリ回路７１中に格納されているどの物理アドレス
も読み出されない。以上がＴＬＢ回路によるアドレス変
換の方法である。しかしこのＴＬＢ回路による動作はＣ
ＡＭ回路２の動作が低速であるため、通常低速動作にな
る。
【００１４】また、最近のマイクロプロセッサを利用し
たシステムでは２階層以上のメモリ構造を利用するのが
普通である。通常マイクロプロセッサが直接アクセスす
るメモリ素子は半導体素子で構成するが、このとき大容
量で低速動作のダイナミックラム回路（以下、ＤＲＡＭ
回路と称す）と小容量で高速動作のスタティックラム回
路（以下、ＳＲＡＭ回路と称す）が利用される。図１０
に通常のシステム構成を示す。５１はマイクロプロセッ
サ、５２はＳＲＡＭ回路、５３はＤＲＡＭ回路、５４は
アドレス、５５はデータ、５６は比較回路を示す。
たシステムでは２階層以上のメモリ構造を利用するのが
普通である。通常マイクロプロセッサが直接アクセスす
るメモリ素子は半導体素子で構成するが、このとき大容
量で低速動作のダイナミックラム回路（以下、ＤＲＡＭ
回路と称す）と小容量で高速動作のスタティックラム回
路（以下、ＳＲＡＭ回路と称す）が利用される。図１０
に通常のシステム構成を示す。５１はマイクロプロセッ
サ、５２はＳＲＡＭ回路、５３はＤＲＡＭ回路、５４は
アドレス、５５はデータ、５６は比較回路を示す。
【００１５】マイクロプロセッサ５１が必要なデータ
は、普通大容量のＤＲＡＭ回路５３の中に保存されてい
る。そして、その中で頻繁に使用される小量のデータを
高速動作が可能なＳＲＡＭ回路５２に保存しておく。マ
イクロプロセッサ５１はＳＲＡＭ回路５２に保存されて
いるデータを頻繁に高速に利用する。そしてＳＲＡＭ回
路５２に保存されていないデータを利用するときだけ、
ＤＲＡＭ回路５３に保存されているデータを低速に利用
する。以上のような構成をとることで、あたかも大容量
で高速なメモリ素子を利用しているように見せかけ、シ
ステムは高速に動作する。このときのＳＲＡＭ回路５２
をキャッシュメモリ、ＤＲＡＭ回路５３を主記憶と呼ん
でいる。
は、普通大容量のＤＲＡＭ回路５３の中に保存されてい
る。そして、その中で頻繁に使用される小量のデータを
高速動作が可能なＳＲＡＭ回路５２に保存しておく。マ
イクロプロセッサ５１はＳＲＡＭ回路５２に保存されて
いるデータを頻繁に高速に利用する。そしてＳＲＡＭ回
路５２に保存されていないデータを利用するときだけ、
ＤＲＡＭ回路５３に保存されているデータを低速に利用
する。以上のような構成をとることで、あたかも大容量
で高速なメモリ素子を利用しているように見せかけ、シ
ステムは高速に動作する。このときのＳＲＡＭ回路５２
をキャッシュメモリ、ＤＲＡＭ回路５３を主記憶と呼ん
でいる。
【００１６】キャッシュメモリの中に必要なデータが存
在するかどうかを判断するため、キャッシュメモリは２
つのＳＲＡＭ回路で構成されている。それは図１０に示
すように、データ用のＳＲＡＭ回路５２ａと、タグ用の
ＳＲＡＭ回路５２ｂである。データ用のＳＲＡＭ回路５
２ａには通常のメモリ回路と同様、マイクロプロセッサ
５１が処理するための主記憶上でのデータが格納されて
いる。そして、タグ用のＳＲＡＭ回路５２ｂにはアドレ
スの上位ビットが格納されている。たとえばアドレスが
３２ビットのデータで表現されていたとすると、下位の
１６ビットでキャッシュメモリをアクセスするとすれ
ば、上位からの任意数のビットがタグとしてタグ用のＳ
ＲＡＭ回路５２ｂに格納されている。
在するかどうかを判断するため、キャッシュメモリは２
つのＳＲＡＭ回路で構成されている。それは図１０に示
すように、データ用のＳＲＡＭ回路５２ａと、タグ用の
ＳＲＡＭ回路５２ｂである。データ用のＳＲＡＭ回路５
２ａには通常のメモリ回路と同様、マイクロプロセッサ
５１が処理するための主記憶上でのデータが格納されて
いる。そして、タグ用のＳＲＡＭ回路５２ｂにはアドレ
スの上位ビットが格納されている。たとえばアドレスが
３２ビットのデータで表現されていたとすると、下位の
１６ビットでキャッシュメモリをアクセスするとすれ
ば、上位からの任意数のビットがタグとしてタグ用のＳ
ＲＡＭ回路５２ｂに格納されている。
【００１７】キャッシュメモリの中に必要なデータが存
在することをキャッシュメモリにヒットするという。た
とえば、タグ用のＳＲＡＭ回路５２ｂから下位の１６ビ
ットのアドレスデータで読み出したタグデータを、自身
の上位のビットのアドレスデータと比較回路５６で比較
して、一致していたらキャッシュメモリの中に必要なデ
ータが存在していたことになる。もし、一致しなかった
場合は、キャッシュメモリの中に必要なデータが存在し
ていなかったことになるので、主記憶から必要なデータ
を読んでくることになる。このキャッシュタグのヒット
判定に上で述べたＣＡＭ回路を利用することも考えられ
るがキャッシュ回路はＴＬＢ回路に比較して容量が非常
に大きいので、ＣＡＭ回路の動作が特別遅くなるため利
用されない。
在することをキャッシュメモリにヒットするという。た
とえば、タグ用のＳＲＡＭ回路５２ｂから下位の１６ビ
ットのアドレスデータで読み出したタグデータを、自身
の上位のビットのアドレスデータと比較回路５６で比較
して、一致していたらキャッシュメモリの中に必要なデ
ータが存在していたことになる。もし、一致しなかった
場合は、キャッシュメモリの中に必要なデータが存在し
ていなかったことになるので、主記憶から必要なデータ
を読んでくることになる。このキャッシュタグのヒット
判定に上で述べたＣＡＭ回路を利用することも考えられ
るがキャッシュ回路はＴＬＢ回路に比較して容量が非常
に大きいので、ＣＡＭ回路の動作が特別遅くなるため利
用されない。
【００１８】以上述べたようにマイクロプロセッサを使
用するシステムにおけるメモリ管理システムにおいて
は、ＴＬＢ回路とキャッシュメモリ回路は必須のもので
ある。そしてキャッシュメモリや主記憶はマイクロプロ
セッサの外部にあるので、物理アドレスでアクセスする
のが普通である。ここで、ＴＬＢ回路を用いたメモリ管
理システムについて考えてみる。図１１にＴＬＢ回路を
利用した通常のメモリ管理システムの構成を示す。図
中、５１はマイクロプロセッサ、６１はＴＬＢ回路、６
２はキャッシュメモリ、６３は主記憶、６４は仮想アド
レス、６５は物理アドレス、６６はデータを示す。
用するシステムにおけるメモリ管理システムにおいて
は、ＴＬＢ回路とキャッシュメモリ回路は必須のもので
ある。そしてキャッシュメモリや主記憶はマイクロプロ
セッサの外部にあるので、物理アドレスでアクセスする
のが普通である。ここで、ＴＬＢ回路を用いたメモリ管
理システムについて考えてみる。図１１にＴＬＢ回路を
利用した通常のメモリ管理システムの構成を示す。図
中、５１はマイクロプロセッサ、６１はＴＬＢ回路、６
２はキャッシュメモリ、６３は主記憶、６４は仮想アド
レス、６５は物理アドレス、６６はデータを示す。
【００１９】ＴＬＢ回路６１は上記で説明したとおり非
常に動作が低速であるため、図１１の構成には問題があ
る。それはシステム内でマイクロプロセッサ５１から高
速でメモリデータにアクセスするために主記憶６３以外
にキャッシュメモリ６２を使用しているにもかかわら
ず、キャッシュメモリ６２をアクセスする前に低速なＴ
ＬＢ回路６１を介する必要があるということである。
常に動作が低速であるため、図１１の構成には問題があ
る。それはシステム内でマイクロプロセッサ５１から高
速でメモリデータにアクセスするために主記憶６３以外
にキャッシュメモリ６２を使用しているにもかかわら
ず、キャッシュメモリ６２をアクセスする前に低速なＴ
ＬＢ回路６１を介する必要があるということである。
【００２０】そこで、ＴＬＢ回路での遅れを回避するた
め図１２に示すような方法を利用することが多い。８は
ヒット信号、５１はマイクロプロセッサ、５６は比較回
路、６１はＴＬＢ回路、６２ａはキャッシュデータ用メ
モリ、６２ｂはキャッシュタグ、４は仮想アドレス、６
５ａ，６５ｂは物理アドレスを示す。キャッシュメモリ
６２には物理アドレスを接続するのではなく、マイクロ
プロセッサ５１からの仮想アドレス４を接続する。従っ
てキャッシュタグ６２ｂには仮想アドレスをアドレス値
として、仮想アドレスを物理アドレスに変換したあとの
物理アドレスを保存しておく。図１１の場合では、キャ
ッシュタグ６２ｂには物理アドレスをアドレス値とし
て、物理アドレスを保存してあった。
め図１２に示すような方法を利用することが多い。８は
ヒット信号、５１はマイクロプロセッサ、５６は比較回
路、６１はＴＬＢ回路、６２ａはキャッシュデータ用メ
モリ、６２ｂはキャッシュタグ、４は仮想アドレス、６
５ａ，６５ｂは物理アドレスを示す。キャッシュメモリ
６２には物理アドレスを接続するのではなく、マイクロ
プロセッサ５１からの仮想アドレス４を接続する。従っ
てキャッシュタグ６２ｂには仮想アドレスをアドレス値
として、仮想アドレスを物理アドレスに変換したあとの
物理アドレスを保存しておく。図１１の場合では、キャ
ッシュタグ６２ｂには物理アドレスをアドレス値とし
て、物理アドレスを保存してあった。
【００２１】動作は以下の通りである。ＴＬＢ回路６１
は通常どおり、仮想アドレスを物理アドレスに変換す
る。そしてキャッシュメモリが仮想アドレスでキャッシ
ュタグを読み出した物理アドレス６５ａと、ＴＬＢ回路
６１が出力する物理アドレス６５ｂと比較回路５６で比
較する。そして２つのデータが一致したらヒット信号８
を“１”にする。これはＴＬＢ回路６１に物理アドレス
が存在し、さらにキャッシュメモリ６２中に必要なデー
タが存在していたことを示している。
は通常どおり、仮想アドレスを物理アドレスに変換す
る。そしてキャッシュメモリが仮想アドレスでキャッシ
ュタグを読み出した物理アドレス６５ａと、ＴＬＢ回路
６１が出力する物理アドレス６５ｂと比較回路５６で比
較する。そして２つのデータが一致したらヒット信号８
を“１”にする。これはＴＬＢ回路６１に物理アドレス
が存在し、さらにキャッシュメモリ６２中に必要なデー
タが存在していたことを示している。
【００２２】以上が従来のメモリ管理システムを簡単に
説明したものであるが、詳しくは以下の論文、"2.6Gbyt
e/sec bandwidth Cache/TLB Macro for High-Pertorman
ce RISC Processor"(IEEE CICC'91 PP. 10.2.1-10.2.
4)。"An In-chach Address Translation Mechanism"(Th
e 13th Annual International Symposium on Computer
Architecture PP.358-365)。に開示されている。
説明したものであるが、詳しくは以下の論文、"2.6Gbyt
e/sec bandwidth Cache/TLB Macro for High-Pertorman
ce RISC Processor"(IEEE CICC'91 PP. 10.2.1-10.2.
4)。"An In-chach Address Translation Mechanism"(Th
e 13th Annual International Symposium on Computer
Architecture PP.358-365)。に開示されている。
【００２３】
【発明が解決しようとする課題】上記のように従来の連
想メモリシステムでは、ＴＬＢ回路のデータとキャッシ
ュタグのデータを別々に読み出してから比較回路で比較
して、キャッシュメモリのヒットを判定していたのでヒ
ット信号の生成に時間がかかっていた。この発明は上記
課題を解決するためになされたもので、キャッシュデー
タのヒット判定を高速に行える連想メモリシステムを得
ることを目的とする。
想メモリシステムでは、ＴＬＢ回路のデータとキャッシ
ュタグのデータを別々に読み出してから比較回路で比較
して、キャッシュメモリのヒットを判定していたのでヒ
ット信号の生成に時間がかかっていた。この発明は上記
課題を解決するためになされたもので、キャッシュデー
タのヒット判定を高速に行える連想メモリシステムを得
ることを目的とする。
【００２４】
【課題を解決するための手段】本発明の連想メモリシス
テムは、メモリ領域を指定するアドレス７２と仮想アド
レス４とが供給されて、前記アドレスに予め記憶された
データと前記仮想アドレスとが一致したときに一致した
ことを知らせる第１の信号（ヒット信号５１）を出力す
る第１の連想メモリ回路（ＣＡＭ回路２）と、前記仮想
アドレスが供給されてこの仮想アドレスと一致したデー
タが存在したときにこのデータ（キャッシュタグデー
タ）を出力するキャッシュメモリ（キャッシュタグメモ
リ回路１）と、前記第１の連想メモリ回路からの第１の
信号を出力する出力線（ヒット信号５出力線）が接続さ
れ、前記第１の信号が出力されたメモリ領域に予め記憶
された物理アドレスと前記キャッシュメモリより供給さ
れたデータとが一致したときに一致したことを知らせる
第２の信号（ヒット信号６）を出力する第２の連想メモ
リ回路（ＣＡＭ回路３）とを備えたものである。
テムは、メモリ領域を指定するアドレス７２と仮想アド
レス４とが供給されて、前記アドレスに予め記憶された
データと前記仮想アドレスとが一致したときに一致した
ことを知らせる第１の信号（ヒット信号５１）を出力す
る第１の連想メモリ回路（ＣＡＭ回路２）と、前記仮想
アドレスが供給されてこの仮想アドレスと一致したデー
タが存在したときにこのデータ（キャッシュタグデー
タ）を出力するキャッシュメモリ（キャッシュタグメモ
リ回路１）と、前記第１の連想メモリ回路からの第１の
信号を出力する出力線（ヒット信号５出力線）が接続さ
れ、前記第１の信号が出力されたメモリ領域に予め記憶
された物理アドレスと前記キャッシュメモリより供給さ
れたデータとが一致したときに一致したことを知らせる
第２の信号（ヒット信号６）を出力する第２の連想メモ
リ回路（ＣＡＭ回路３）とを備えたものである。
【００２５】さらに本発明の他の連想メモリシステム
は、前記キャッシュメモリ及び連想メモリ回路を、デー
タ３９０とその反転データ４００を記憶する記憶素子Ｃ
ＡＭセル回路４１と、この記憶素子に対してデータを書
き込んだり読み出したりするためのビット線３９と前記
記憶素子に外部データを供給する外部データビット線３
７とを共通にした共通ビット線３９１と、前記ビット線
及び外部データビット線の各反転ビット線４０，３８を
共通にした共通反転ビット線４０１とを有する構成と
し、前記キャッシュメモリと第２の連想メモリ回路の共
通ビット線及び共通反転ビット線同志を接続したもので
ある。
は、前記キャッシュメモリ及び連想メモリ回路を、デー
タ３９０とその反転データ４００を記憶する記憶素子Ｃ
ＡＭセル回路４１と、この記憶素子に対してデータを書
き込んだり読み出したりするためのビット線３９と前記
記憶素子に外部データを供給する外部データビット線３
７とを共通にした共通ビット線３９１と、前記ビット線
及び外部データビット線の各反転ビット線４０，３８を
共通にした共通反転ビット線４０１とを有する構成と
し、前記キャッシュメモリと第２の連想メモリ回路の共
通ビット線及び共通反転ビット線同志を接続したもので
ある。
【００２６】
【作用】第１，第３の連想メモリ回路２，３それぞれの
変換処理を並列処理として行わせることが可能となり、
キャッシュデータのヒット信号生成時間を短くできる。
変換処理を並列処理として行わせることが可能となり、
キャッシュデータのヒット信号生成時間を短くできる。
【００２７】共通ビット，反転ビット線３９１，４０１
を介してキャッシュメモリと第２の連想メモリ回路が接
続されているので、これら回路に１度に同一データを書
き込める。
を介してキャッシュメモリと第２の連想メモリ回路が接
続されているので、これら回路に１度に同一データを書
き込める。
【００２８】
実施例１．以下、この発明の一実施例を図について説明
する。図１は、本発明による連想メモリシステムを用い
たメモリ管理システムのブロック図である。１はキャッ
シュタグ用のメモリ回路、２はＴＬＢ回路の仮想アドレ
ス保持用ＣＡＭ回路（第１の連想メモリ回路）、３は物
理アドレス保持用ＣＡＭ回路（第２の連想メモリ回
路）、４は仮想アドレス（データ線）、５は仮想アドレ
ス４のヒット信号（出力線）（第１の信号）、６は物理
アドレスとキャッシュタグとの比較一致ヒット信号（第
２の信号）、７はＯＲ回路、８は仮想アドレスがキャッ
シュにエントリされていたことを示す最終ヒット信号、
９と１０はキャッシュタグのデータビット線である。ビ
ット線１０はビット線９の反転信号であり、互いに相反
関係にある。
する。図１は、本発明による連想メモリシステムを用い
たメモリ管理システムのブロック図である。１はキャッ
シュタグ用のメモリ回路、２はＴＬＢ回路の仮想アドレ
ス保持用ＣＡＭ回路（第１の連想メモリ回路）、３は物
理アドレス保持用ＣＡＭ回路（第２の連想メモリ回
路）、４は仮想アドレス（データ線）、５は仮想アドレ
ス４のヒット信号（出力線）（第１の信号）、６は物理
アドレスとキャッシュタグとの比較一致ヒット信号（第
２の信号）、７はＯＲ回路、８は仮想アドレスがキャッ
シュにエントリされていたことを示す最終ヒット信号、
９と１０はキャッシュタグのデータビット線である。ビ
ット線１０はビット線９の反転信号であり、互いに相反
関係にある。
【００２９】キャッシュタグメモリ回路１の構成は通常
のメモリ回路と同様であるが、メモリセル内のビット線
９信号と反転ビット線１０信号が直接メモリ回路１の外
部に出力されるようになっていることだけが異なってい
る。図２にメモリ回路１と従来のメモリ回路の異なる部
分を特徴的に示す。図２（ａ）が従来のメモリ回路構
成、図２（ｂ）がメモリ回路１の構成である。２１は通
常のメモリセル回路、２２はビット線信号線、２３はビ
ット線反転信号線、２４はセンスアンプ回路、２５はデ
ータ線である。通常のメモリ回路ではビット線信号２２
とビット線反転信号線２３からセンスアンプ回路２４で
データ信号２５を作り出して外部回路へ出力している
が、本発明ではビット線２２とビット線反転信号線２３
をセンスアンプ２４等を介さず外部へ出力しているた
め、センスアンプ等によってデータの伝搬が遅延するこ
とがない。
のメモリ回路と同様であるが、メモリセル内のビット線
９信号と反転ビット線１０信号が直接メモリ回路１の外
部に出力されるようになっていることだけが異なってい
る。図２にメモリ回路１と従来のメモリ回路の異なる部
分を特徴的に示す。図２（ａ）が従来のメモリ回路構
成、図２（ｂ）がメモリ回路１の構成である。２１は通
常のメモリセル回路、２２はビット線信号線、２３はビ
ット線反転信号線、２４はセンスアンプ回路、２５はデ
ータ線である。通常のメモリ回路ではビット線信号２２
とビット線反転信号線２３からセンスアンプ回路２４で
データ信号２５を作り出して外部回路へ出力している
が、本発明ではビット線２２とビット線反転信号線２３
をセンスアンプ２４等を介さず外部へ出力しているた
め、センスアンプ等によってデータの伝搬が遅延するこ
とがない。
【００３０】図３，図４は本発明の物理アドレス保持用
ＣＡＭ回路３を詳しく説明したブロック図である。物理
アドレス保持用ＣＡＭ回路３は図３に示す従来のＣＡＭ
回路のメモリセル回路を図４のように２次元方向に必要
なビット数、ワード数分接続し、簡単な回路を付加する
だけで構成されている。図４において４１は記憶素子と
してのＣＡＭセル回路、４２はインバータ回路、４３は
ｎチャネルトランジスタ、３１は電源電位、４５は接地
電位である。５は図１中の仮想アドレスＣＡＭ回路２の
ヒット信号である。９，１０は図１中のビット，反転ビ
ット線であり、図３中のビット線３９，４０に等しい。
ＣＡＭ回路３を詳しく説明したブロック図である。物理
アドレス保持用ＣＡＭ回路３は図３に示す従来のＣＡＭ
回路のメモリセル回路を図４のように２次元方向に必要
なビット数、ワード数分接続し、簡単な回路を付加する
だけで構成されている。図４において４１は記憶素子と
してのＣＡＭセル回路、４２はインバータ回路、４３は
ｎチャネルトランジスタ、３１は電源電位、４５は接地
電位である。５は図１中の仮想アドレスＣＡＭ回路２の
ヒット信号である。９，１０は図１中のビット，反転ビ
ット線であり、図３中のビット線３９，４０に等しい。
【００３１】物理アドレス保持用ＣＡＭ回路３のメモリ
セル回路は従来のＣＡＭ回路のメモリセル回路と全く同
様のもので良いが、本発明の物理アドレス保持用ＣＡＭ
回路３のメモリセル回路４１においては、比較するため
のビット線３９，４０に図１で示しているキャッシュタ
グのデータビット線９，１０が接続される。図４におい
ても、水平方向をビット方向、垂直方向をワード方向と
する。
セル回路は従来のＣＡＭ回路のメモリセル回路と全く同
様のもので良いが、本発明の物理アドレス保持用ＣＡＭ
回路３のメモリセル回路４１においては、比較するため
のビット線３９，４０に図１で示しているキャッシュタ
グのデータビット線９，１０が接続される。図４におい
ても、水平方向をビット方向、垂直方向をワード方向と
する。
【００３２】従来例のＴＬＢ回路では仮想アドレスＣＡ
Ｍ回路２のヒット信号５は、従来例の物理アドレス保持
用ＭＥＭ回路７１のワード選択信号に接続されている
が、本発明では物理アドレスとキャッシュタグとの比較
一致信号を生成するためのｎチャネルトランジスタ４３
にインバータ回路４２を介して接続されている。従っ
て、本発明の物理アドレス保持用のメモリセル回路４１
のワード選択信号３５には通常のメモリ回路に用いられ
るアドレスデコーダ回路の出力を接続することができ
る。そのため物理アドレス保持用のメモリセル回路４１
のアクセスが簡単にできるため、物理アドレス保持用の
メモリセル回路４１へのデータの書き込みやテストが容
易にできる。
Ｍ回路２のヒット信号５は、従来例の物理アドレス保持
用ＭＥＭ回路７１のワード選択信号に接続されている
が、本発明では物理アドレスとキャッシュタグとの比較
一致信号を生成するためのｎチャネルトランジスタ４３
にインバータ回路４２を介して接続されている。従っ
て、本発明の物理アドレス保持用のメモリセル回路４１
のワード選択信号３５には通常のメモリ回路に用いられ
るアドレスデコーダ回路の出力を接続することができ
る。そのため物理アドレス保持用のメモリセル回路４１
のアクセスが簡単にできるため、物理アドレス保持用の
メモリセル回路４１へのデータの書き込みやテストが容
易にできる。
【００３３】物理アドレス保持用ＣＡＭ回路３のメモリ
セル回路４１にデータを記憶するときの動作は従来例の
ＣＡＭ回路と同様であり、ワード選択信号によって選択
されたワードのメモリセルにデータを書き込むだけで良
い。
セル回路４１にデータを記憶するときの動作は従来例の
ＣＡＭ回路と同様であり、ワード選択信号によって選択
されたワードのメモリセルにデータを書き込むだけで良
い。
【００３４】物理アドレス保持用ＣＡＭ回路３に記憶さ
れている物理アドレスデータとキャッシュタグデータと
を比較するときの動作も、従来のＣＡＭ回路と同様であ
る。物理アドレス保持用ＣＡＭ回路３においては、物理
アドレス保持用ＣＡＭ回路３のメモリセル回路４１内に
記憶されている物理アドレスデータと、ビット線９，１
０上にキャッシュタグから読み出されたキャッシュタグ
データが一致したかどうかを比較する。一致しない場合
には物理アドレス保持用ＣＡＭ回路３のメモリセル回路
４１内のｎチャネルトランジスタ３３ｅと３３ｇ、３３
ｆと３３ｈのどちらかのペアが両方ともＯＮする。する
と図４中のヒット信号６（一致信号）は接地電位と接続
されるので、論理値“０”となる。この場合は通常のＣ
ＡＭ回路と同様である。
れている物理アドレスデータとキャッシュタグデータと
を比較するときの動作も、従来のＣＡＭ回路と同様であ
る。物理アドレス保持用ＣＡＭ回路３においては、物理
アドレス保持用ＣＡＭ回路３のメモリセル回路４１内に
記憶されている物理アドレスデータと、ビット線９，１
０上にキャッシュタグから読み出されたキャッシュタグ
データが一致したかどうかを比較する。一致しない場合
には物理アドレス保持用ＣＡＭ回路３のメモリセル回路
４１内のｎチャネルトランジスタ３３ｅと３３ｇ、３３
ｆと３３ｈのどちらかのペアが両方ともＯＮする。する
と図４中のヒット信号６（一致信号）は接地電位と接続
されるので、論理値“０”となる。この場合は通常のＣ
ＡＭ回路と同様である。
【００３５】一致した場合は少し異なる。通常のＣＡＭ
回路では、データが一致した場合は図４中のヒット信号
６は接地電位と接続されないが、物理アドレス保持用Ｃ
ＡＭ回路３では仮想アドレスＣＡＭ回路２のヒット信号
５が“０”（仮想アドレスがヒットしていない場合）の
ときはｎチャネルトランジスタ４３がＯＮして、ヒット
信号６（一致信号）は接地電位と接続され、論理値は
“０”となる。従って物理アドレス保持用ＣＡＭ回路３
のヒット信号６が論理値“１”となる条件は、「物理ア
ドレス保持用ＣＡＭ回路３内のデータが外部データと一
致し」、かつ「仮想アドレスＣＡＭ回路２の同じアドレ
スのヒット信号５が“１”のとき」である。
回路では、データが一致した場合は図４中のヒット信号
６は接地電位と接続されないが、物理アドレス保持用Ｃ
ＡＭ回路３では仮想アドレスＣＡＭ回路２のヒット信号
５が“０”（仮想アドレスがヒットしていない場合）の
ときはｎチャネルトランジスタ４３がＯＮして、ヒット
信号６（一致信号）は接地電位と接続され、論理値は
“０”となる。従って物理アドレス保持用ＣＡＭ回路３
のヒット信号６が論理値“１”となる条件は、「物理ア
ドレス保持用ＣＡＭ回路３内のデータが外部データと一
致し」、かつ「仮想アドレスＣＡＭ回路２の同じアドレ
スのヒット信号５が“１”のとき」である。
【００３６】上記の物理アドレス保持用ＣＡＭ回路３の
ヒット信号６が論理値“１”となる条件は言い換える
と、「仮想アドレスＣＡＭ回路２に仮想アドレスが存在
し」かつ「存在した仮想アドレスが変換する物理アドレ
スが物理アドレスＣＡＭ回路３内で、キャッシュタグデ
ータと一致した」場合であり、これは従来例で通常のＴ
ＬＢとキャッシュメモリを用いたメモリ管理システムに
おける場合と同様である。本実施例の動作を詳しく記述
すると以下のようになる。
ヒット信号６が論理値“１”となる条件は言い換える
と、「仮想アドレスＣＡＭ回路２に仮想アドレスが存在
し」かつ「存在した仮想アドレスが変換する物理アドレ
スが物理アドレスＣＡＭ回路３内で、キャッシュタグデ
ータと一致した」場合であり、これは従来例で通常のＴ
ＬＢとキャッシュメモリを用いたメモリ管理システムに
おける場合と同様である。本実施例の動作を詳しく記述
すると以下のようになる。
【００３７】図１において、仮想アドレス保持用ＣＡ
Ｍ回路２内で仮想アドレス４と一致するデータが検索さ
れる。 と同時に仮想アドレス４をアドレスとしてキャッシ
ュタグのデータはビット線９，１０上に読み出される。
Ｍ回路２内で仮想アドレス４と一致するデータが検索さ
れる。 と同時に仮想アドレス４をアドレスとしてキャッシ
ュタグのデータはビット線９，１０上に読み出される。
【００３８】ビット線９，１０上に読み出されたデー
タと物理アドレスデータが一致するかを物理アドレス保
持用ＣＡＭ回路３で検索する。通常のＣＡＭ回路と同様
に物理アドレス保持用ＣＡＭ回路３内のすべてのワード
のデータにおいて比較動作が同時に実行される。 物理アドレス保持用ＣＡＭ回路３でデータを検索して
いる期間中に、仮想アドレス保持用ＣＡＭ回路２の一致
判定は結果が出ている。仮想アドレス保持用ＣＡＭ回路
２の中に一致しているデータが存在すれば、従来例と同
様に仮想アドレス保持用ＣＡＭ回路２のワードに接続さ
れたヒット信号５のいずれかが“１”の値をもつ。
タと物理アドレスデータが一致するかを物理アドレス保
持用ＣＡＭ回路３で検索する。通常のＣＡＭ回路と同様
に物理アドレス保持用ＣＡＭ回路３内のすべてのワード
のデータにおいて比較動作が同時に実行される。 物理アドレス保持用ＣＡＭ回路３でデータを検索して
いる期間中に、仮想アドレス保持用ＣＡＭ回路２の一致
判定は結果が出ている。仮想アドレス保持用ＣＡＭ回路
２の中に一致しているデータが存在すれば、従来例と同
様に仮想アドレス保持用ＣＡＭ回路２のワードに接続さ
れたヒット信号５のいずれかが“１”の値をもつ。
【００３９】物理アドレス保持用ＣＡＭ回路３におい
て、「ビット線９，１０上のデータと物理アドレスデー
タの任意のワードが一致」し、かつ「仮想アドレス保持
用ＣＡＭ回路２においてその同じワードに仮想アドレス
が存在していた」とき、図４中における電源電位３１が
接地電位に接続される経路が全て遮断されるため、ヒッ
ト信号６は“１”の値をもつことになる。そしてヒット
信号６は図１中のＯＲ回路７を介して最終ヒット信号８
を生成する。最終ヒット信号８が“１”になる条件は、
仮想アドレスデータが変換されるべき物理アドレスデー
タとタグデータが一致したときだけである。
て、「ビット線９，１０上のデータと物理アドレスデー
タの任意のワードが一致」し、かつ「仮想アドレス保持
用ＣＡＭ回路２においてその同じワードに仮想アドレス
が存在していた」とき、図４中における電源電位３１が
接地電位に接続される経路が全て遮断されるため、ヒッ
ト信号６は“１”の値をもつことになる。そしてヒット
信号６は図１中のＯＲ回路７を介して最終ヒット信号８
を生成する。最終ヒット信号８が“１”になる条件は、
仮想アドレスデータが変換されるべき物理アドレスデー
タとタグデータが一致したときだけである。
【００４０】上述のの条件を満たさないとき、即ち
「ビット線９，１０上のデータと物理アドレスデータが
どれも一致しないとき」、あるいは「仮想アドレスデー
タがＴＬＢ内に存在しなかったとき」、あるいは「ビッ
ト線９，１０上のデータと物理アドレスデータの任意の
ワードが一致し、仮想アドレスデータがＴＬＢ内の任意
のワードに存在したが、それらのワードが一致しなかっ
たとき」は、図４中における電源電位３１の電荷を接地
電位に引き抜く経路が存在するので、最終ヒット信号８
は“０”の値をもつことになる。
「ビット線９，１０上のデータと物理アドレスデータが
どれも一致しないとき」、あるいは「仮想アドレスデー
タがＴＬＢ内に存在しなかったとき」、あるいは「ビッ
ト線９，１０上のデータと物理アドレスデータの任意の
ワードが一致し、仮想アドレスデータがＴＬＢ内の任意
のワードに存在したが、それらのワードが一致しなかっ
たとき」は、図４中における電源電位３１の電荷を接地
電位に引き抜く経路が存在するので、最終ヒット信号８
は“０”の値をもつことになる。
【００４１】本発明と従来例によるアドレス変換にかか
る時間を比較したグラフを図５に示す。図５は横軸が時
間を表している。図５（ａ）に本発明の場合に要する時
間、（ｂ）に従来例に要する時間を示す。連想メモリシ
ステムに必要ないろいろな処理に要する時間をつぎのよ
うに仮定している。 ａ：アドレスから反転データを作る時間、１ ｂ：ＣＡＭ回路がヒット信号を生成する時間、４ ｃ：メモリ回路のデコード時間、３ ｄ：メモリ回路のセルデータがビット線に読み出される
時間、１ ｅ：メモリ回路でセンスアンプ等でデータを決定する時
間、１ ｆ：比較回路でデータを比較し、ヒット信号を生成する
時間、２ ここでの数字は相対的な値として、特別に単位はない。
る時間を比較したグラフを図５に示す。図５は横軸が時
間を表している。図５（ａ）に本発明の場合に要する時
間、（ｂ）に従来例に要する時間を示す。連想メモリシ
ステムに必要ないろいろな処理に要する時間をつぎのよ
うに仮定している。 ａ：アドレスから反転データを作る時間、１ ｂ：ＣＡＭ回路がヒット信号を生成する時間、４ ｃ：メモリ回路のデコード時間、３ ｄ：メモリ回路のセルデータがビット線に読み出される
時間、１ ｅ：メモリ回路でセンスアンプ等でデータを決定する時
間、１ ｆ：比較回路でデータを比較し、ヒット信号を生成する
時間、２ ここでの数字は相対的な値として、特別に単位はない。
【００４２】図５（ａ）の上段はＴＬＢ回路の仮想アド
レス保持用ＣＡＭ回路２の時間、下段にキャッシュタグ
の時間と本発明の物理アドレス保持用ＣＡＭ回路３に要
する時間を示す。図５（ｂ）は上段に通常のＴＬＢ回路
の時間、下段にキャッシュタグの時間、真ん中に比較器
の要する時間を示す。８対９で本発明の連想メモリシス
テムの方が高速に最終ヒット信号を生成している。
レス保持用ＣＡＭ回路２の時間、下段にキャッシュタグ
の時間と本発明の物理アドレス保持用ＣＡＭ回路３に要
する時間を示す。図５（ｂ）は上段に通常のＴＬＢ回路
の時間、下段にキャッシュタグの時間、真ん中に比較器
の要する時間を示す。８対９で本発明の連想メモリシス
テムの方が高速に最終ヒット信号を生成している。
【００４３】通常ＣＡＭ回路がヒット信号を作り出すの
に要する時間は大きい。そのため従来例ではキャッシュ
タグを読み出したあとに、そのデータが利用されていな
い空白の時間Ｘが存在する。本発明ではＣＡＭ回路を２
回利用するけれども、２つのＣＡＭ回路が同時に、そし
て並列に処理を実行するよう構成されているため、無駄
な空白の時間が存在せず、総計の時間では従来例より高
速に最終ヒット信号を生成することができ、キャッシュ
データのヒット判定を高速化できる。また、負荷する回
路は従来のＴＬＢ回路内のＣＡＭ回路を流用して利用す
ることができるので非常に設計効率がよく、さらに単位
回路の繰り返しで構成できるので、ＬＳＩで実現する場
合には設計が容易で安価にでき実用上の効果は極めて大
である。さらに、ＴＬＢ回路内の物理アドレス保持用Ｃ
ＡＭ回路３のワード選択線を仮想アドレスＣＡＭ回路２
にかかわらず選択することができるので、ＴＬＢ回路の
テストが容易にできるという効果も有する。
に要する時間は大きい。そのため従来例ではキャッシュ
タグを読み出したあとに、そのデータが利用されていな
い空白の時間Ｘが存在する。本発明ではＣＡＭ回路を２
回利用するけれども、２つのＣＡＭ回路が同時に、そし
て並列に処理を実行するよう構成されているため、無駄
な空白の時間が存在せず、総計の時間では従来例より高
速に最終ヒット信号を生成することができ、キャッシュ
データのヒット判定を高速化できる。また、負荷する回
路は従来のＴＬＢ回路内のＣＡＭ回路を流用して利用す
ることができるので非常に設計効率がよく、さらに単位
回路の繰り返しで構成できるので、ＬＳＩで実現する場
合には設計が容易で安価にでき実用上の効果は極めて大
である。さらに、ＴＬＢ回路内の物理アドレス保持用Ｃ
ＡＭ回路３のワード選択線を仮想アドレスＣＡＭ回路２
にかかわらず選択することができるので、ＴＬＢ回路の
テストが容易にできるという効果も有する。
【００４４】以上が本発明の連想メモリシステムの詳細
な動作説明である。尚、構成を言い換えると、メモリ領
域を指定するアドレス７２と仮想アドレス４とが供給さ
れて、前記アドレスすなわちワード選択信号３５で選択
されたメモリセル回路４１に予め記憶されたデータ（仮
想アドレス）と前記仮想アドレス４とが一致したときヒ
ット信号５を出力するＣＡＭ回路２と、前記仮想アドレ
ス４が供給されてこの仮想アドレス４と一致したキャッ
シュタグデータが存在したときにこのキャッシュタグデ
ータを出力するキャッシュタグ用のメモリ回路１と、前
記ＣＡＭ回路２からのヒット信号５を出力するヒット信
号出力線が接続され、前記ヒット信号５が出力されたメ
モリ領域すなわちワードに予め記憶された物理アドレス
と前記キャッシュタグ用のメモリ回路１より供給された
キャッシュタグデータとが一致したときにヒット信号６
を出力するＣＡＭ回路３とを備えたものである。
な動作説明である。尚、構成を言い換えると、メモリ領
域を指定するアドレス７２と仮想アドレス４とが供給さ
れて、前記アドレスすなわちワード選択信号３５で選択
されたメモリセル回路４１に予め記憶されたデータ（仮
想アドレス）と前記仮想アドレス４とが一致したときヒ
ット信号５を出力するＣＡＭ回路２と、前記仮想アドレ
ス４が供給されてこの仮想アドレス４と一致したキャッ
シュタグデータが存在したときにこのキャッシュタグデ
ータを出力するキャッシュタグ用のメモリ回路１と、前
記ＣＡＭ回路２からのヒット信号５を出力するヒット信
号出力線が接続され、前記ヒット信号５が出力されたメ
モリ領域すなわちワードに予め記憶された物理アドレス
と前記キャッシュタグ用のメモリ回路１より供給された
キャッシュタグデータとが一致したときにヒット信号６
を出力するＣＡＭ回路３とを備えたものである。
【００４５】実施例２．以下、この発明における上述の
実施例１の他の実施例を図について説明する。図６は本
発明による連想メモリを用いた連想メモリシステムの別
の形態を示す図である。キャッシュメモリを利用するシ
ステムにはキャッシュメモリのヒット率を上げるため、
キャッシュタグを２面持つことがよくある。このときの
キャッシュを２ウェイキャッシュと呼ぶ。
実施例１の他の実施例を図について説明する。図６は本
発明による連想メモリを用いた連想メモリシステムの別
の形態を示す図である。キャッシュメモリを利用するシ
ステムにはキャッシュメモリのヒット率を上げるため、
キャッシュタグを２面持つことがよくある。このときの
キャッシュを２ウェイキャッシュと呼ぶ。
【００４６】図６では２つのキャッシュのために、キャ
ッシュタグ用のメモリ回路１、物理アドレス保持用ＣＡ
Ｍ回路３、仮想アドレスのヒット信号５、物理アドレス
とキャッシュタグとの比較一致信号６、ＯＲ回路７、仮
想アドレスがキャッシュにエントリされていたことを示
すヒット信号８が２つづつセットになっている。また２
つの仮想アドレスがキャッシュにエントリされていたこ
とを示すヒット信号８ａと８ｂから最終ヒット信号を生
成するためのＯＲ回路７ｃが加えられている。また最終
ヒット信号は１１とする。
ッシュタグ用のメモリ回路１、物理アドレス保持用ＣＡ
Ｍ回路３、仮想アドレスのヒット信号５、物理アドレス
とキャッシュタグとの比較一致信号６、ＯＲ回路７、仮
想アドレスがキャッシュにエントリされていたことを示
すヒット信号８が２つづつセットになっている。また２
つの仮想アドレスがキャッシュにエントリされていたこ
とを示すヒット信号８ａと８ｂから最終ヒット信号を生
成するためのＯＲ回路７ｃが加えられている。また最終
ヒット信号は１１とする。
【００４７】実施例２の動作を簡単に説明する。２つの
物理アドレス保持用ＣＡＭ回路３ａと３ｂの等しいワー
ドには等しいデータが記憶されている。２つのキャッシ
ュタグ用のメモリ回路１ａと１ｂの等しいワードには異
なったタグデータが記憶されている。実施例２の動作は
実施例１と全く同様である。ただし、２つのキャッシュ
タグ用のメモリ回路１ａと１ｂの等しいワードには異な
ったタグデータが記憶されているので物理アドレスとキ
ャッシュタグとの比較一致信号６ａと６ｂは「どちらか
一方しかヒットしない」か「両方ともヒットしない」か
のどちらかである。
物理アドレス保持用ＣＡＭ回路３ａと３ｂの等しいワー
ドには等しいデータが記憶されている。２つのキャッシ
ュタグ用のメモリ回路１ａと１ｂの等しいワードには異
なったタグデータが記憶されている。実施例２の動作は
実施例１と全く同様である。ただし、２つのキャッシュ
タグ用のメモリ回路１ａと１ｂの等しいワードには異な
ったタグデータが記憶されているので物理アドレスとキ
ャッシュタグとの比較一致信号６ａと６ｂは「どちらか
一方しかヒットしない」か「両方ともヒットしない」か
のどちらかである。
【００４８】したがって、最終ヒット信号は物理アドレ
スとキャッシュタグとの比較一致信号６ａと６ｂがどち
らかヒットしたときだけ“１”となる。この構成をとる
ことで、１つの仮想アドレスデータに対して、ヒットす
る率が２倍になる。同様にキャッシュメモリが４ウェイ
や８ウェイのときにも構成が可能である。
スとキャッシュタグとの比較一致信号６ａと６ｂがどち
らかヒットしたときだけ“１”となる。この構成をとる
ことで、１つの仮想アドレスデータに対して、ヒットす
る率が２倍になる。同様にキャッシュメモリが４ウェイ
や８ウェイのときにも構成が可能である。
【００４９】実施例３．以下、この発明の他の実施例を
図について説明する。図７は本発明による連想メモリシ
ステムのＣＡＭセル回路４１の別の形態を示す図であ
る。図３において比較するための外部データのビット線
３７と記憶されているデータのビット線３９を共通に、
比較するための外部データの反転データのビット線３８
と記憶されているデータの反転データのビット線４０を
共通にした構成となっている。３９１は共通にした共通
ビット線、４０１は共通にした共通反転ビット線であ
る。
図について説明する。図７は本発明による連想メモリシ
ステムのＣＡＭセル回路４１の別の形態を示す図であ
る。図３において比較するための外部データのビット線
３７と記憶されているデータのビット線３９を共通に、
比較するための外部データの反転データのビット線３８
と記憶されているデータの反転データのビット線４０を
共通にした構成となっている。３９１は共通にした共通
ビット線、４０１は共通にした共通反転ビット線であ
る。
【００５０】このようなメモリセル回路で例えば第１の
実施例を構成する。すなわちメモリ回路１とＣＡＭ回路
の共通ビット線３０９及び共通反転ビット線４０１同志
を接続する。動作は第１の実施例と全く同様である。Ｃ
ＡＭセル回路４１にデータを書き込むときは、ビット線
３９１と４０１を記憶されているデータのビット線３
９，４０として第１の実施例と同様の方法で書き込む。
データを比較するときは、ビット線３９１と４０１を比
較するための外部データのビット線３７，３９として第
１の実施例と同様に実行すれば良い。
実施例を構成する。すなわちメモリ回路１とＣＡＭ回路
の共通ビット線３０９及び共通反転ビット線４０１同志
を接続する。動作は第１の実施例と全く同様である。Ｃ
ＡＭセル回路４１にデータを書き込むときは、ビット線
３９１と４０１を記憶されているデータのビット線３
９，４０として第１の実施例と同様の方法で書き込む。
データを比較するときは、ビット線３９１と４０１を比
較するための外部データのビット線３７，３９として第
１の実施例と同様に実行すれば良い。
【００５１】ＣＡＭセル回路４１を図７のように構成す
れば、第１の実施例による効果以外にＣＡＭセル回路３
とキャッシュタグメモリ回路１のビット線が共用されて
いるので、ＣＡＭセル回路３とキャッシュタグメモリ回
路１に同時に同一データを書き込むことが可能となる。
ＴＬＢ回路やキャッシュ回路にヒットしなかったときに
は、ＣＡＭセル回路のデータやキャッシュタグのデータ
を書き換えなければならず、その時は同一データを書き
込む。これまではＴＬＢ回路とキャッシュ回路と別々に
書き換え動作を実行していたが、図７のような構成をと
ることで１度でデータを書き換えることが可能となる。
れば、第１の実施例による効果以外にＣＡＭセル回路３
とキャッシュタグメモリ回路１のビット線が共用されて
いるので、ＣＡＭセル回路３とキャッシュタグメモリ回
路１に同時に同一データを書き込むことが可能となる。
ＴＬＢ回路やキャッシュ回路にヒットしなかったときに
は、ＣＡＭセル回路のデータやキャッシュタグのデータ
を書き換えなければならず、その時は同一データを書き
込む。これまではＴＬＢ回路とキャッシュ回路と別々に
書き換え動作を実行していたが、図７のような構成をと
ることで１度でデータを書き換えることが可能となる。
【００５２】
【発明の効果】以上述べたように本発明によれば、連想
メモリ回路を用いた連想メモリシステムにおいて、キャ
ッシュデータのヒット判定が高速に実行できるととも
に、キャッシュメモリ及びこれと共通ビット，反転ビッ
ト線を介して接続される連想メモリ回路のデータに同時
に同一データを書き込めるという利点がある。
メモリ回路を用いた連想メモリシステムにおいて、キャ
ッシュデータのヒット判定が高速に実行できるととも
に、キャッシュメモリ及びこれと共通ビット，反転ビッ
ト線を介して接続される連想メモリ回路のデータに同時
に同一データを書き込めるという利点がある。
【図１】本発明による連想メモリシステムのブロック構
成図である。
成図である。
【図２】本発明の連想メモリシステムのキャッシュタグ
メモリ回路を説明した図である。
メモリ回路を説明した図である。
【図３】ＣＡＭ回路の内部詳細構成図である。
【図４】本発明の物理アドレス保持用ＣＡＭ回路のブロ
ック構成図である。
ック構成図である。
【図５】本発明と従来例のキャッシュデータのヒット判
定に要する時間差を示す図である。
定に要する時間差を示す図である。
【図６】本発明の他の実施例の連想メモリシステムのブ
ロック構成図である。
ロック構成図である。
【図７】本発明の他の実施例のＣＡＭセル回路の内部詳
細構成図である。
細構成図である。
【図８】従来のＴＬＢ回路のブロック構成図である。
【図９】従来のＣＡＭ回路のブロック構成図である。
【図１０】キャッシュメモリを使用した従来の連想メモ
リシステムのブロック構成図である。
リシステムのブロック構成図である。
【図１１】従来のＴＬＢ回路とキャッシュメモリを使用
した連想メモリシステムのブロック構成図である。
した連想メモリシステムのブロック構成図である。
【図１２】従来の連想メモリシステムのブロック構成図
である。
である。
１ キャッシュタグ用のメモリ回路（キャッシュメモ
リ） ２ 仮想アドレス保持用ＣＡＭ回路（第１の連想メモリ
回路） ３ 物理アドレス保持用ＣＡＭ回路（第２の連想メモリ
回路） ４ 仮想アドレス ５ 仮想アドレスのヒット信号（第１の信号） ６ 物理アドレスとキャッシュタグとの比較一致信号
（第２の信号） ９ キャッシュタグのデータビット線 １０ キャッシュタグの反転データビット線 ３７ 外部データビット線 ３８ 外部データ反転ビット線 ３９ データビット線 ４０ 反転データビット線 ４１ ＣＡＭセル回路（記憶素子） ７２ アドレス ３９０ データ ３９１ 共通ビット線 ４００ 反転データ ４０１ 共通反転ビット線
リ） ２ 仮想アドレス保持用ＣＡＭ回路（第１の連想メモリ
回路） ３ 物理アドレス保持用ＣＡＭ回路（第２の連想メモリ
回路） ４ 仮想アドレス ５ 仮想アドレスのヒット信号（第１の信号） ６ 物理アドレスとキャッシュタグとの比較一致信号
（第２の信号） ９ キャッシュタグのデータビット線 １０ キャッシュタグの反転データビット線 ３７ 外部データビット線 ３８ 外部データ反転ビット線 ３９ データビット線 ４０ 反転データビット線 ４１ ＣＡＭセル回路（記憶素子） ７２ アドレス ３９０ データ ３９１ 共通ビット線 ４００ 反転データ ４０１ 共通反転ビット線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】以上が従来のメモリ管理システムを簡単に
説明したものであるが、詳しくは以下の論文、"2.6Gbyt
e/sec bandwidth Cache/TLB Macro for High-Performan
ce RISC Processor"(IEEE CICC'91 PP. 10.2.1-10.2.
4)。"An In-chach Address Translation Mechanism"(Th
e 13th Annual International Symposium on Computer
Architecture PP.358-365)。に開示されている。
説明したものであるが、詳しくは以下の論文、"2.6Gbyt
e/sec bandwidth Cache/TLB Macro for High-Performan
ce RISC Processor"(IEEE CICC'91 PP. 10.2.1-10.2.
4)。"An In-chach Address Translation Mechanism"(Th
e 13th Annual International Symposium on Computer
Architecture PP.358-365)。に開示されている。
Claims (2)
- 【請求項１】 メモリ領域を指定するアドレスと仮想ア
ドレスとが供給されて、前記アドレスに予め記憶された
データと前記仮想アドレスとが一致したときに一致した
ことを知らせる第１の信号を出力する第１の連想メモリ
回路と、前記仮想アドレスが供給されてこの仮想アドレ
スと一致したデータが存在したときにこのデータを出力
するキャッシュメモリと、前記第１の連想メモリ回路か
らの第１の信号を出力する出力線が接続され、前記第１
の信号が出力されたメモリ領域に予め記憶された物理ア
ドレスと前記キャッシュメモリより供給されたデータと
が一致したときに一致したことを知らせる第２の信号を
出力する第２の連想メモリ回路とを備えたことを特徴と
する連想メモリシステム。 - 【請求項２】 前記キャッシュメモリ及び連想メモリ回
路は、データとその反転データを記憶する記憶素子と、
この記憶素子に対してデータを書き込んだり読み出した
りするためのビット線と前記記憶素子に外部データを供
給する外部データビット線とを共通にした共通ビット線
と、前記ビット線及び外部データビット線の各反転ビッ
ト線を共通にした共通反転ビット線とを有し、前記キャ
ッシュメモリと第２の連想メモリ回路の共通ビット線及
び共通反転ビット線同志を接続して成ることを特徴とす
る請求項第１項記載の連想メモリシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4028985A JP2810269B2 (ja) | 1992-01-20 | 1992-01-20 | 連想メモリシステム |
| US07/992,281 US5457788A (en) | 1992-01-20 | 1992-12-16 | Associative memory system for performing hit judgment on cache data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4028985A JP2810269B2 (ja) | 1992-01-20 | 1992-01-20 | 連想メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198186A true JPH05198186A (ja) | 1993-08-06 |
| JP2810269B2 JP2810269B2 (ja) | 1998-10-15 |
Family
ID=12263715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4028985A Expired - Lifetime JP2810269B2 (ja) | 1992-01-20 | 1992-01-20 | 連想メモリシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5457788A (ja) |
| JP (1) | JP2810269B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120127296A (ko) | 2011-05-13 | 2012-11-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치를 사용한 기억 장치 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6000008A (en) * | 1993-03-11 | 1999-12-07 | Cabletron Systems, Inc. | Method and apparatus for matching data items of variable length in a content addressable memory |
| US6711665B1 (en) * | 1993-12-12 | 2004-03-23 | Neomagic Israel Ltd. | Associative processor |
| JPH08212789A (ja) * | 1995-02-06 | 1996-08-20 | Mitsubishi Electric Corp | 連想メモリ回路及びｔｌｂ回路 |
| US6041389A (en) * | 1995-11-16 | 2000-03-21 | E Cirrus Logic, Inc. | Memory architecture using content addressable memory, and systems and methods using the same |
| US5749087A (en) * | 1996-07-30 | 1998-05-05 | International Business Machines Corporation | Method and apparatus for maintaining n-way associative directories utilizing a content addressable memory |
| US6493812B1 (en) * | 1999-12-17 | 2002-12-10 | Hewlett-Packard Company | Apparatus and method for virtual address aliasing and multiple page size support in a computer system having a prevalidated cache |
| CN1314205C (zh) * | 2002-06-03 | 2007-05-02 | 松下电器产业株式会社 | 半导体集成电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173872A (en) * | 1985-06-13 | 1992-12-22 | Intel Corporation | Content addressable memory for microprocessor system |
| US5249276A (en) * | 1987-06-22 | 1993-09-28 | Hitachi, Ltd. | Address translation apparatus having a memory access privilege check capability data which uses mask data to select bit positions of priviledge |
| JP2668438B2 (ja) * | 1989-04-21 | 1997-10-27 | 三菱電機株式会社 | データ検索装置 |
| US5133058A (en) * | 1989-09-18 | 1992-07-21 | Sun Microsystems, Inc. | Page-tagging translation look-aside buffer for a computer memory system |
-
1992
- 1992-01-20 JP JP4028985A patent/JP2810269B2/ja not_active Expired - Lifetime
- 1992-12-16 US US07/992,281 patent/US5457788A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120127296A (ko) | 2011-05-13 | 2012-11-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치를 사용한 기억 장치 |
| US8897049B2 (en) | 2011-05-13 | 2014-11-25 | Semiconductor Energy Laboratories Co., Ltd. | Semiconductor device and memory device including semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5457788A (en) | 1995-10-10 |
| JP2810269B2 (ja) | 1998-10-15 |
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