KR20120127296A - 반도체 장치 및 반도체 장치를 사용한 기억 장치 - Google Patents
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Abstract
데이터를 일시적으로 대피시키기 위한 주변 회로를 사용하지 않고 오프 상태로 하는 것이 가능하고, 또한, 장치의 전원이 오프 상태가 되어도 기억된 데이터가 소실되지 않는, 소비 전력이 저감된 반도체 장치 및 상기 반도체 장치를 사용한 기억 장치를 제공한다.
반도체 장치의 유지 회로에, 오프 전류를 충분히 작게 할 수 있는 산화물 반도체 재료를 사용하여 반도체층(적어도 채널 형성 영역)을 형성한 트랜지스터를 사용한다. 또한, 유지 회로에 축적된 기억 데이터와, 외부에서 입력되는 참조 데이터의 비교 처리를 행할 필요가 없는 비교 회로를, 강제적으로 비활성 상태로 하는 스위칭 소자를 구비하는 구성으로 한다.
반도체 장치의 유지 회로에, 오프 전류를 충분히 작게 할 수 있는 산화물 반도체 재료를 사용하여 반도체층(적어도 채널 형성 영역)을 형성한 트랜지스터를 사용한다. 또한, 유지 회로에 축적된 기억 데이터와, 외부에서 입력되는 참조 데이터의 비교 처리를 행할 필요가 없는 비교 회로를, 강제적으로 비활성 상태로 하는 스위칭 소자를 구비하는 구성으로 한다.
Description
본 발명은 반도체 장치 및 반도체 장치를 사용한 기억 장치에 관한 것이다.
현재, 여러 가지 분야의 제품에 있어서 기억 장치가 사용되고 있고, 통신 분야 등의 고속 검색이 요구되는 분야에서는, 연상 메모리(CAM(Content Addressable Memory)라고도 한다)가 널리 사용되고 있다.
연상 메모리란, 연상 메모리 내에 설치된 복수의 메모리 셀(이하, 반도체 장치라고 기재하는 경우도 있다)의 각각에 데이터를 기억해 두고, 참조 데이터가 입력되었을 때에 상기 참조 데이터와 각각의 메모리 셀의 기억 데이터가 일치하는지 여부를 비교하는 메모리이며, 메모리 전체를 하나의 조작으로 검색할 수 있기 때문에, 매우 고속으로 검색이 가능하다.
연상 메모리는, 예를 들면, 패턴 매칭 연산이 중요해지는 데이터 베이스 시스템이나, 세트 결합 방식의 캐시 메모리 등에 사용된다. 캐시 메모리는, 고속 처리 저용량을 특징으로 하는 CPU와, 저속 처리 고용량을 특징으로 하는 메인 메모리(일반적으로 DRAM이 사용된다) 사이에 배치된 고속 액세스가 가능한 메모리이다. 통상 캐시 메모리에는, 저용량이며 고속의 SRAM이 사용되고 있다(예를 들면, 특허문헌 1).
또한 현재, 통신 분야에 있어서도 전자 기기의 전력 절약화의 요망이 급속하게 높아지고 있어 전력 절약화된 연상 메모리가 요구되고 있다.
연상 메모리의 전력 절약화의 방법의 하나로서는, 연상 메모리에 입력된 참조 데이터에 따라, 비교 처리를 행할 필요가 있는 메모리 셀을 온 상태로, 비교 처리를 행할 필요가 없는 메모리 셀을 오프 상태로 하는 방법이 있다. 그러나, 종래 기술인 SRAM을 베이스로 하는 연상 메모리에서는, SRAM은 휘발성이며, 각각의 메모리 셀 단위로 오프 상태(턴 오프라고도 한다)로 하면, 메모리 셀에 기억된 데이터가 소실되어 버리기 때문에, 메모리 셀에 기억된 데이터를 일시적으로 대피시키기 위한 주변 회로가 필요해진다. 이로 인해, 면적이나 소비 전력의 증가와 같은 문제가 생긴다. 또한, SRAM이 휘발성이라는 특성에 의해, 동작시에 장치의 전원이 오프가 되면 메모리 셀에 기억된 데이터가 소실되어 버린다고 하는 문제도 있다.
그래서, 본 발명의 일 형태는, 데이터를 일시적으로 대피시키기 위한 주변 회로를 이용하지 않고 장치의 전원을 오프 상태로 하는 것이 가능하고, 또한, 장치의 전원이 오프 상태가 되어도 기억된 데이터가 소실되지 않는, 소비 전력이 저감된 반도체 장치 및, 상기 반도체 장치를 사용한 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에서는, 오프 전류를 충분히 작게 할 수 있는 산화물 반도체 재료를 사용하여 반도체층(적어도 채널 형성 영역)을 형성한 트랜지스터(이하, OS(Oxide Semiconductor) 트랜지스터라고 약기하는 경우도 있다)를 사용하여 반도체 장치 중의 데이터를 기억하는 회로(이하, 유지 회로라고 약기한다)를 구성한다. 상기 트랜지스터는, 오프 상태(게이트 전극에 가해지는 전압이 임계값 전압 이하인 상태)에 있어서 소스 전극과 드레인 전극간의 리크 전류를 매우 낮게 할 수 있기 때문에, 유지 회로에서의 소비 전력 저감이 가능해진다. 또한, 데이터 처리 중에 장치의 전원이 오프 상태가 되어도, 소스와 드레인간의 리크 전류가 매우 낮기 때문에, 유지 회로에 축적된 기억 데이터의 소실을 방지할 수 있다.
또한, 본 발명에서는, 유지 회로에 축적된 기억 데이터와, 참조 데이터의 비교 처리를 행할 필요가 없는 메모리 셀에 대해, 비교 처리를 행하는 회로(이하, 연산 회로라고 약기한다)를 강제적으로 비활성 상태로 하는 신호를 입력하는 구성으로 한다. 이것에 의해, 소비 전력을 더욱 저감시키는 것이 가능해진다.
즉, 본 발명의 일 형태는, 기억 데이터의 입력 제어를 행하는 제 1 트랜지스터 및 기억 데이터를 유지하는 용량 소자를 구비하는 유지 회로와, 기억 데이터와 참조 데이터가 일치하는지 여부를 비교하는 제 1 연산 회로 및 제 2 연산 회로를 구비하는 비교 회로와, 제 1 연산 회로 및 제 2 연산 회로의 동작 상태를 제어하는 스위칭 소자와, 기억 데이터를 유지 회로에 입력하는 제 1 입력 신호선과, 참조 데이터를 제 1 연산 회로 및 제 2 연산 회로에 입력하는 제 2 입력 신호선과, 제 1 트랜지스터의 동작 제어 신호를 입력하는 제 1 제어 신호선과, 스위칭 소자의 동작 제어 신호를 입력하는 제 2 제어 신호선과, 스위칭 소자를 개재하여 제 1 연산 회로 및 제 2 연산 회로에 전기적으로 접속된 출력 신호선을 구비하고, 제 1 트랜지스터의 반도체층은 산화물 반도체 재료를 함유하고, 유지 회로는 제 1 연산 회로 및 제 2 연산 회로에 전기적으로 접속되며, 제 1 연산 회로 또는 제 2 연산 회로의 적어도 한쪽에서 연산 결과가 일치하고, 또한, 스위칭 소자가 도통 상태인 경우에 있어서, 출력 신호선의 전위가 변동되는 반도체 장치이다.
또한, 상기 반도체 장치에 있어서, 스위칭 소자로서 산화물 반도체 재료를 함유하는 반도체층을 구비하는 트랜지스터를 적용해도 좋다.
또한, 상기 반도체 장치에 있어서, 제 1 연산 회로는, 제 2 트랜지스터와, 제 2 트랜지스터와 상이한 채널 타입의 제 3 트랜지스터를 구비하고, 제 2 연산 회로는, 제 2 트랜지스터와 상이한 채널 타입의 제 4 트랜지스터와, 제 4 트랜지스터와 상이한 채널 타입의 제 5 트랜지스터를 구비하고, 제 1 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은 제 1 입력 신호선과 전기적으로 접속되고, 제 1 트랜지스터의 소스 전극 또는 드레인 전극의 다른쪽은 용량 소자의 전극의 한쪽, 제 3 트랜지스터의 게이트 전극 및 제 5 트랜지스터의 게이트 전극과 전기적으로 접속되고, 용량 소자의 전극의 다른쪽은 제 1 고정 전위에 접속되고, 제 2 트랜지스터의 게이트 전극 및 제 4 트랜지스터의 게이트 전극은 제 2 입력 신호선과 전기적으로 접속되고, 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은 스위칭 소자와 전기적으로 접속되고, 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 다른쪽은, 제 3 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 소스 전극 또는 드레인 전극의 다른쪽은 제 2 고정 전위와 전기적으로 접속되고, 제 4 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은 스위칭 소자와 전기적으로 접속되고, 제 4 트랜지스터의 소스 전극 또는 드레인 전극의 다른쪽은 제 5 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속되고, 제 5 트랜지스터의 소스 전극 또는 드레인 전극의 다른쪽은 제 2 고정 전위와 전기적으로 접속되고, 제 1 연산 회로, 또는, 제 2 연산 회로의 적어도 한쪽에서 연산 결과가 일치하고, 또한, 스위칭 소자가 도통 상태인 경우에 있어서, 출력 신호선으로 신호를 출력하는 반도체 장치이다.
또한, 본 발명의 일 형태는, 매트릭스상으로 배치된, 상기에 기재한 반도체 장치와, 반도체 장치의 출력 신호선의 전위 변화를 검출하는 검출 회로를 가지며, 검출 회로에서 전위의 변화가 검출된 경우, 검출 회로는 제 1 신호를 출력하고, 검출 회로에서 전위의 변화가 검출되지 않는 경우, 검출 회로는 제 1 신호와는 상이한 제 2 신호를 출력하는 기억 장치이다.
또한, 본 명세서 등에 있어서 「위」나 「아래」라는 용어는, 구성 요소의 위치 관계가 「바로 위」 또는 「바로 아래」인 것을 한정하는 것이 아니다. 예를 들면, 「게이트 절연층 위의 게이트 전극」이라는 표현이면, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, 「전극」이나 「배선」이라는 용어는, 복수의 「전극」이나 「배선」이 일체가 되어서 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」이라는 용어는, 교체하여 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서 「제 1」, 「제 2」등의 수사가 붙는 용어는, 요소를 구별하기 위해서 편의적으로 사용하고 있는 것이며, 수적으로 한정하는 것이 아니며, 또한 배치 및 단계의 순서를 한정하는 것도 아니다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 개재하여 접속되어 있는 경우가 포함된다. 여기에서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에 있어서, 「소스 전극 또는 드레인 전극의 한쪽」을 소스 전극으로 하는 경우, 「소스 전극 또는 드레인 전극의 다른쪽」은 드레인 전극이 된다.
장치의 전원이 오프 상태가 되어도 메모리 셀에 기억된 데이터가 소실되지 않으며, 또한, 비교 처리를 행할 필요가 없는 메모리 셀의 연산 회로를 강제적으로 비활성 상태로 할 수 있는, 소비 전력이 저감된 반도체 장치 및 상기 반도체 장치를 사용한 기억 장치를 제공할 수 있다.
도 1a 및 1b은 본 발명의 일 형태에 따르는 반도체 장치의 회로 구성을 설명하는 도면.
도 2a 내지 도 2d는 본 발명의 일 형태에 따르는 반도체 장치의 타이밍 차트의 일례도.
도 3a 내지 도 3d는 본 발명의 일 형태에 따르는 OS 트랜지스터의 구성 및 제작 방법을 설명하는 도면.
도 4a 내지 도 4c는 본 발명의 일 형태에 따르는 OS 트랜지스터의 구성을 설명하는 도면.
도 5는 본 발명의 일 형태에 따르는 기억 장치의 회로 구성을 설명하는 도면.
도 6a 내지 도 6d는 본 발명의 일 형태에 기재된 기억 장치를 구비하는 전자 기기의 도.
도 7은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 8a 내지 도 8c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 9a 내지 도 9c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 10a 내지 도 10c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 11a 및 도 11b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 12a 및 도 12b는 본 발명의 일 형태에 따르는 OS 트랜지스터의 구성을 설명하는 도면.
도 2a 내지 도 2d는 본 발명의 일 형태에 따르는 반도체 장치의 타이밍 차트의 일례도.
도 3a 내지 도 3d는 본 발명의 일 형태에 따르는 OS 트랜지스터의 구성 및 제작 방법을 설명하는 도면.
도 4a 내지 도 4c는 본 발명의 일 형태에 따르는 OS 트랜지스터의 구성을 설명하는 도면.
도 5는 본 발명의 일 형태에 따르는 기억 장치의 회로 구성을 설명하는 도면.
도 6a 내지 도 6d는 본 발명의 일 형태에 기재된 기억 장치를 구비하는 전자 기기의 도.
도 7은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 8a 내지 도 8c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 9a 내지 도 9c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 10a 내지 도 10c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 11a 및 도 11b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 12a 및 도 12b는 본 발명의 일 형태에 따르는 OS 트랜지스터의 구성을 설명하는 도면.
개시하는 발명의 실시형태의 일례에 관해서, 도면을 사용하여 이하에 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단하게 하기 위해, 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 이로 인해, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등으로 한정되는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따르는 반도체 장치의 회로 구성의 일례를 도 1a에 도시하는 동시에, 제 1 연산 회로 및 제 2 연산 회로 중의 각 트랜지스터의 동작 상태를 도 1b를 사용하여 설명한다. 또한, 본 발명의 일 형태에 따르는 반도체 장치의 타이밍 차트의 일례를 도 2에 기재한다.
또한, 본 발명의 일 형태에서 사용되는, OS 트랜지스터의 구성 및 제작 방법의 일례를 도 3a 내지 도 4c를 사용하여 설명한다.
<본 실시형태에 있어서의 반도체 장치의 회로 구성>
도 1a에 도시하는, 기억 데이터(이하, Dmem이라고 기재하는 경우도 있다)와 참조 데이터(이하, Dref라고 기재하는 경우도 있다)의 비교 처리가 가능한 반도체 장치(180)의 회로는, 제 1 트랜지스터(100) 및 용량 소자(102)를 구비하는 유지 회로(110)와, 제 2 트랜지스터(122)와 제 3 트랜지스터(124)를 구비하는 제 1 연산 회로(120) 및, 제 4 트랜지스터(132)와 제 5 트랜지스터(134)를 구비하는 제 2 연산 회로(130)를 구비하는 비교 회로(135)와, 스위칭 소자(140)와, 제 1 입력 신호선(151)(프로그래머블 비트선(PBL)이라고 기재하는 경우도 있다)과, 제 2 입력 신호선(152)(비트선(BL)이라고 기재하는 경우도 있다)과, 제 1 제어 신호선(153)(스토어선(STL)이라고 기재하는 경우도 있다)과, 제 2 제어 신호선(154)(인에이블선(ENL)이라고 기재하는 경우도 있다)과, 출력 신호선(155)(매치선(ML)이라고 기재하는 경우도 있다)을 구비하고 있다.
제 1 트랜지스터(100)는, 소스 전극 또는 드레인 전극의 한쪽이 제 1 입력 신호선(151)과 전기적으로 접속되어 있고, 제 1 제어 신호선(153)을 개재하여 게이트 전극 및 소스 전극간에 가해지는 전위의 크기에 따라, 제 1 입력 신호선(151)으로부터의 기억 데이터에 대응한 전위(전하)의 입력 제어를 행하는 기능을 가지고 있다.
용량 소자(102)는, 한쪽의 전극이 제 1 트랜지스터(100)의 소스 전극 또는 드레인 전극의 다른쪽과 전기적으로 접속되어 있고, 다른쪽의 전극이 고정 전위(예를 들면 GND, 0V 등)에 전기적으로 접속되어 있고, 제 1 입력 신호선(151)으로부터 입력되는, 기억 데이터에 대응한 전위(전하)를 축적하는 기능을 가지고 있다.
또한, 제 1 트랜지스터(100)의 반도체층에는, 산화물 반도체 재료를 사용하여 형성한 층이 사용되고 있다. 이것에 의해, 제 1 트랜지스터(100)는, 오프 전류(게이트 전극과 소스 전극간에 가해지는 전위가 임계값 전압 이하인 경우에 있어서, 소스 전극과 드레인 전극간에 흐르는 리크 전류)가 매우 작다고 하는 특성을 가지고 있다.
본 실시형태의 회로 구성에서는, 용량 소자(102)의 전극의 한쪽은, 제 1 트랜지스터(100)의 소스 전극 또는 드레인 전극의 한쪽, 제 3 트랜지스터(124)의 게이트 전극 및 제 5 트랜지스터(134)의 게이트 전극과 전기적으로 접속되어 있다. 이로 인해, 제 1 트랜지스터(100)를 오프 상태(게이트 전극 및 소스 전극간에 가해지는 전위가 임계값 전압 이하의 상태)로 함으로써, 용량 소자(102)에 축적된, 기억 데이터에 대응하는 전위(전하)를, 장기간에 걸쳐 유지하는 것이 가능해진다. 따라서, 유지 회로(110)는 비휘발성의 기억 소자라고도 할 수 있다. 이로 인해, 기억 데이터에 대응하는 전위(전하)를 정기적으로 기록하는 동작(소위 리프레쉬 동작) 등을 행할 필요가 없기 때문에, 기억 장치의 소비 전력을 저감시킬 수 있다.
또한, 예를 들면 정전 등에 의해, 장치의 전원이 의도하지 않게 오프 상태로 된 경우에 있어서도, 유지 회로(110) 중의 제 1 트랜지스터(100)는 오프 상태(게이트 전극 및 소스 전극간에 가해지는 전위가 임계값 전압 이하인 상태)가 되기 때문에, 용량 소자(102)에 축적된, 기억 데이터에 대응하는 전위(전하)를, 장기간에 걸쳐 유지할 수 있다.
또한, 제 1 트랜지스터(100)의 구성 및 제작 방법에 관해서는, 후술에서 상세하게 설명한다.
제 1 연산 회로(120)는, 제 2 트랜지스터(122), 및 제 2 트랜지스터(122)와 상이한 채널 타입의 제 3 트랜지스터(124)(즉, 제 2 트랜지스터가 p채널형의 트랜지스터이면, 제 3 트랜지스터(124)는 n채널형의 트랜지스터)를 구비하고 있고, 제 2 트랜지스터(122)의 소스 전극 또는 드레인 전극의 다른쪽과, 제 3 트랜지스터(124)의 소스 전극 또는 드레인 전극의 한쪽이 전기적으로 접속되어 있다. 또한, 제 2 트랜지스터(122)의 소스 전극 또는 드레인 전극의 한쪽은 스위칭 소자(140)와 전기적으로 접속되고, 제 3 트랜지스터(124)의 소스 전극 또는 드레인 전극의 다른쪽은 고정 전위와 전기적으로 접속되어 있다.
또한, 제 2 트랜지스터(122)의 게이트 전극은 제 2 입력 신호선(152)과 전기적으로 접속되어 있고, 제 3 트랜지스터(124)의 게이트 전극은 제 1 트랜지스터(100)의 소스 전극 또는 드레인 전극의 다른쪽 및 용량 소자(102)의 한쪽의 전극과 전기적으로 접속되어 있다. 그리고, 제 2 트랜지스터(122)의 게이트 전극에는 제 2 입력 신호선(152)에 가해지는, 참조 데이터(Dref)에 대응하는 전위(전하)가 입력되고, 제 3 트랜지스터(124)의 게이트 전극에는 유지 회로(110)에 축적된, 기억 데이터(Dmem)에 대응하는 전위(전하)가 입력되고, 상기 전위에 따라 각각의 트랜지스터의 동작 상태가 변동된다.
또한, 본 명세서에서는 제 2 트랜지스터(122)는 p채널형 트랜지스터, 제 3 트랜지스터(124)는 n채널형 트랜지스터로서 설명을 행하지만, 물론 이것으로 한정되는 것은 아니다.
제 2 연산 회로(130)는, 제 2 트랜지스터(122)와 상이한 채널 타입의 제 4 트랜지스터(132) 및 제 4 트랜지스터(132)와 상이한 채널 타입의 제 5 트랜지스터(134)(즉, 제 2 트랜지스터(122)가 p채널형의 트랜지스터이면, 제 4 트랜지스터(132)는 n채널형의 트랜지스터, 제 5 트랜지스터(134)는 p채널형의 트랜지스터)를 구비하고 있고, 제 4 트랜지스터(132)의 소스 전극 또는 드레인 전극의 다른쪽과, 제 5 트랜지스터(134)의 소스 전극 또는 드레인 전극의 한쪽이 전기적으로 접속되어 있다. 또한, 제 4 트랜지스터(132)의 소스 전극 또는 드레인 전극의 한쪽은 스위칭 소자(140)와 전기적으로 접속되고, 제 5 트랜지스터(134)의 소스 전극 또는 드레인 전극의 다른쪽은 고정 전위와 전기적으로 접속되어 있다.
또한, 제 4 트랜지스터(132)의 게이트 전극은 제 2 입력 신호선(152)과 전기적으로 접속되어 있고, 제 5 트랜지스터(134)의 게이트 전극은 제 1 트랜지스터(100)의 소스 전극 또는 드레인 전극의 다른쪽 및 용량 소자(102)의 한쪽의 전극과 전기적으로 접속되어 있다. 그리고, 제 4 트랜지스터(132)의 게이트 전극에는 제 2 입력 신호선(152)에 가해지는, 참조 데이터(Dref)에 대응하는 전위(전하)가, 제 5 트랜지스터(134)의 게이트 전극에는 유지 회로(110)에 축적된, 기억 데이터(Dmem)에 대응하는 전위(전하)가 입력되고, 상기 전위에 따라 각각의 트랜지스터의 동작 상태가 변동된다.
또한, 본 명세서에서는 제 4 트랜지스터(132)는 n채널형 트랜지스터, 제 5 트랜지스터(134)는 p채널형 트랜지스터로서 설명을 행하지만, 물론 이것으로 한정되는 것은 아니다.
스위칭 소자(140)는, 한쪽의 단자가 제 2 트랜지스터(122)의 소스 전극 또는 드레인 전극의 한쪽, 및 제 4 트랜지스터(132)의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속되고, 다른쪽의 단자가 출력 신호선(155)과 전기적으로 접속되어 있고, 스위칭 소자(140)가 온 상태(도통 상태)인 경우에 있어서, 비교 회로와 출력 신호선(155)을 전기적으로 접속하는 기능을 가지고 있다. 또한, 스위칭 소자(140)의 동작 상태는, 제 2 제어 신호선(154)을 개재하여 입력되는 전기 신호에 의해 제어된다.
이상이 본 실시형태에 있어서의 반도체 장치의 회로 구성예의 설명이다.
<본 실시형태에 있어서의 반도체 장치의 구동 방법>
본 실시형태에 기재하는 반도체 장치의 구동 방법인 「기록 동작」 및 「비교 동작」에 관해서, 도 1a 및 도 1b를 사용하여 설명한다. 또한, 「기록 동작」이란, 제 1 입력 신호선(151)을 개재하여 유지 회로(110)에 기억 데이터 「Dmem」을 기록하고, 유지시키는 동작을 가리키고, 「비교 동작」이란, 유지 회로(110)에 유지된 기억 데이터와, 제 2 입력 신호선(152)으로부터 입력되는 참조 데이터 「Dref」가 일치하는지 여부의 확인을 행하는 동작을 가리키는 것이다.
<기록 동작에 관한 설명>
기록 동작을 행할 때에는, 비교 동작을 행할 필요가 없기 때문에, 우선, 스위칭 소자(140)가 비도통 상태가 되는 신호(예를 들면 0V)를, 제 2 제어 신호선(154)을 개재하여 스위칭 소자(140)로 보내고, 제 1 연산 회로(120) 및 제 2 연산 회로(130)를 비활성 상태(제 2 트랜지스터(122), 제 3 트랜지스터(124), 제 4 트랜지스터(132) 및 제 5 트랜지스터(134)의 각각의 게이트 전극 및 소스 전극간에 가해지는 전위에 상관없이, 상기 각 트랜지스터에 전류가 흐르지 않는 상태)로 한다. 이것에 의해, 제 1 연산 회로(120) 및 제 2 연산 회로(130)에서의 전력 소비를 억제할 수 있다. 또한, 본 실시형태에서는 스위칭 소자(140)로서 아날로그 스위치를 사용한 회로 구성으로 하고 있지만, 스위칭 소자(140)로서, 앞서 기재한 OS 트랜지스터를 사용할 수도 있다. 상기 트랜지스터는, 오프 상태에 있어서 리크 전류가 매우 적기 때문에, 제 1 연산 회로(120) 및 제 2 연산 회로(130)를 비활성 상태로 할 수 있다.
다음에, 제 1 제어 신호선(153)의 전위를 저전위(VL)에서 고전위(VH)(제 1 트랜지스터(100)의 임계값 전압보다도 큰 전위)로 하여 제 1 트랜지스터(100)를 온 상태로 함으로써, 제 1 입력 신호선(151)으로부터 입력되는, 기억 데이터(Dmem)에 대응한 전위(전하)가 용량 소자(102)에 축적됨으로써, 유지 회로(110)에 기억 데이터(Dmem)가 기록된다. 이 때, 메모리 셀의 플로팅 노드(104)(이하, FN이라고 약기하는 경우도 있다)도 기억 데이터(Dmem)에 대응한 전위(전하)가 된다.
기록 후에는, 제 1 제어 신호선(153)의 전위를 고전위(VH)에서 저전위(VL)로 하여 제 1 트랜지스터(100)를 오프 상태로 한다. 용량 소자(102)는, 제 1 트랜지스터(100), 제 3 트랜지스터(124) 및 제 5 트랜지스터(134)와 전기적으로 접속되어 있지만, 제 1 트랜지스터(100)는 리크 전류가 매우 적고, 또한, 제 3 트랜지스터(124) 및 제 5 트랜지스터(134)에 관해서는 모두 게이트 전극과 접속되어 있고, 이쪽도 리크 전류는 매우 적기 때문에, 용량 소자(102)(플로팅 노드(104))에 축적된 기억 데이터에 대응한 전위(전하)는 장기간에 걸쳐 유지된다. 따라서, 유지 회로(110)에 기록된 기억 데이터(Dmem)를 장기에 걸쳐 유지할 수 있다.
또한, 정전 등에 의해, 장치의 전원이 의도하지 않게 오프 상태로 된 경우, 제 1 트랜지스터(100)의 게이트 전극 및 소스 전극간에 가해지는 전위는 0V가 되고, 제 1 트랜지스터(100)는 오프 상태가 되기 때문에, 용량 소자(102)에 축적된 기억 데이터에 대응하는 전위(전하)는, 소거되지 않고 유지 회로(110)에 유지되기 때문에, 본 실시형태에 기재하는 반도체 장치는, 의도하지 않게 오프 상태가 될 가능성이 있는 환경하에 있어서, 이용 가치가 매우 높다고 할 수 있다.
<비교 동작에 관한 설명>
우선, 출력 신호선(155)을 전원 전위(VDD)(예를 들면, 5V)로 프리차지한 후에, 제 2 제어 신호선(154)의 전위를 저전위(VL)에서 고전위(VH)로 하여 스위칭 소자(140)를 도전 상태로 하고, 제 1 연산 회로(120) 및 제 2 연산 회로(130)를 활성 상태로 한다. 이것에 의해, 기억 데이터(Dmem)에 대응한 전위(이하, Vmem라고 약기하는 경우도 있다)가, 제 3 트랜지스터(124) 및 제 5 트랜지스터(134)의 게이트 전극에 가해진다.
이 시점에서, 가령 기억 데이터가 고전위(VH)인 경우, 제 3 트랜지스터(124)는 온 상태, 제 5 트랜지스터(134)는 오프 상태가 된다.
다음에, 제 2 입력 신호선(152)에, 참조 데이터(Dref)에 대응한 전위(이하, Vref라고 약기하는 경우도 있다)를 입력한다. 이것에 의해, 제 2 트랜지스터(122) 및 제 4 트랜지스터(132)의 게이트 전극에, 참조 데이터에 대응한 전위(Vref)가 가해지고, 제 1 연산 회로(120) 및 제 2 연산 회로(130)에서, 기억 데이터와 참조 데이터의 비교 연산이 행해진다.
여기에서, 참조 데이터(Dref) 및 기억 데이터(Dmem)에 의해, 제 2 트랜지스터(122), 제 3 트랜지스터(124), 제 4 트랜지스터(132) 및 제 5 트랜지스터(134)의 상태, 및 제 1 연산 회로(120) 및 제 2 연산 회로(130)의 상태가 어떻게 변동되는지에 관해서, 도 1b를 사용하여 설명한다. 또한, 도면 중의 「Tr.」이란 트랜지스터를 나타내는 약기호이며, 예를 들면 「Tr.2」이라고 기재되어 있는 경우에는 제 2 트랜지스터(122)를 나타내고 있다.
참조 데이터(Dref)의 값이 "0"(예를 들면, 제 2 입력 신호선(152)에 0V의 전위가 가해져 있다), 기억 데이터(Dmem)의 값이 "0"(예를 들면, 유지 회로(110)에 0V의 전위가 축적되어 있다)일 때, 즉 참조 데이터와 기억 데이터가 일치하는 경우, 제 2 트랜지스터(122)는 도통 상태(도 1b에서는, pass라고 기재), 제 3 트랜지스터(124)는 비도통 상태(도 1b에서는, ×라고 기재)가 되고, 제 4 트랜지스터(132)는 비도통 상태, 제 5 트랜지스터(134)는 도통 상태가 된다. 이것에 의해, 제 1 연산 회로(120) 및 제 2 연산 회로(130)는 비도통 상태가 되고, 출력 신호선(155)과 고정 전위는 전기적으로 접속되지 않기 때문에, 출력 신호선(155)에 프리차지된 전위는 변동되지 않는다.
참조 데이터(Dref)의 값이 "0"(예를 들면, 제 2 입력 신호선(152)에 0V의 전위가 가해져 있다), 기억 데이터(Dmem)의 값이 "1"(예를 들면, 유지 회로(110)에 +3V의 전위가 축적되어 있다)일 때, 즉 참조 데이터와 기억 데이터가 불일치하는 경우, 제 2 트랜지스터(122) 및 제 3 트랜지스터(124)가 도통 상태가 되고, 제 4 트랜지스터(132) 및 제 5 트랜지스터(134)가 비도통 상태가 된다. 이로 인해, 제 1 연산 회로(120)는 도통 상태, 제 2 연산 회로(130)는 비도통 상태이며, 출력 신호선(155)과 고정 전위가 전기적으로 접속되기 때문에, 출력 신호선(155)에 프리차지된 전위가 변동된다.
참조 데이터(Dref)의 값이 "1"(예를 들면, 제 2 입력 신호선(152)에 +3V의 전위가 가해져 있다), 기억 데이터(Dmem)의 값이 "0"(예를 들면, 유지 회로(110)에 0V의 전위가 축적되어 있다)일 때, 즉 참조 데이터와 기억 데이터가 불일치하는 경우, 제 2 트랜지스터(122) 및 제 3 트랜지스터(124)는 비도통 상태가 되고, 제 4 트랜지스터(132) 및 제 5 트랜지스터(134)가 도통 상태가 된다. 이로 인해, 제 1 연산 회로(120)는 비도통 상태, 제 2 연산 회로(130)는 도통 상태이며, 출력 신호선(155)과 고정 전위가 전기적으로 접속되기 때문에, 출력 신호선(155)에 프리차지된 전위가 변동된다.
참조 데이터(Dref)의 값이 "1"(예를 들면, 제 2 입력 신호선(152)에 +3V의 전위가 가해져 있다), 기억 데이터(Dmem)의 값이 "1"(예를 들면, 유지 회로(110)에 +3V의 전위가 축적되어 있다)일 때, 즉 참조 데이터와 기억 데이터가 일치하는 경우, 제 2 트랜지스터(122) 및 제 5 트랜지스터(134)가 비도통 상태가 되고, 제 3 트랜지스터(124) 및 제 4 트랜지스터(132)가 도통 상태가 된다. 이것에 의해, 제 1 연산 회로(120) 및 제 2 연산 회로(130)는 비도통 상태가 되고, 출력 신호선(155)과 고정 전위는 전기적으로 접속되지 않기 때문에, 출력 신호선(155)에 프리차지된 전위는 변동되지 않는다.
그리고, 상기의 출력 신호선(155)에 전위 변동이 생겼는지 여부를 검출함으로써, 참조 데이터(Dref)와 기억 데이터(Dmem)가 일치하는지 여부를 판단할 수 있다.
또한, 본 명세서에서 도 1a와 같이 2개의 연산 회로(제 1 연산 회로(120) 및 제 2 연산 회로(130))를 사용하고 있는 이유에 관해서, 이하에서 설명한다.
예를 들면, 비교 회로에 연산 회로가 제 1 연산 회로(120)뿐인 경우, 기억 데이터(Dmem)가 "1"이고 참조 데이터(Dref)가 "0"일 때, 즉, 기억 데이터(Dmem)와 참조 데이터(Dref)가 상이한 경우, 점선 사각부(160)와 같이 제 2 트랜지스터(122) 및 제 3 트랜지스터(124)는 모두 "pass"가 되어서 출력 신호선(155)에 프리차지된 전위가 변동되고, 상기 전위 변동에 기초하여 기억 데이터(Dmem)와 참조 데이터(Dref)가 동일한지 여부의 판단이 내려진다.
이것에 대해, 상기와 같이 기억 데이터(Dmem)와 참조 데이터(Dref)가 상이한 경우라도, 기억 데이터(Dmem)가 "0"이고 참조 데이터(Dref)가 "1"일 때에는, 도 1b의 점선 사각부(162)와 같이 제 2 트랜지스터(122) 및 제 3 트랜지스터(124)는 모두 "×"가 되고, 출력 신호선(155)에 프리차지된 전위는 변동되지 않는다.
이와 같이, 1개의 연산 회로만을 사용한 경우, 기억 데이터(Dmem.)와 참조 데이터(Dref)가 일치하지 않는 경우에 있어서 오동작(즉, 비교 결과가 정확하게 나오지 않는다)의 원인이 된다.
이것에 대해, 본 실시형태와 같이, 2개의 연산 회로(제 1 연산 회로(120) 및 제 2 연산 회로(130))를 병용함으로써, 도 1b의 점선 사각부(164)와 같이, 제 1 연산 회로(120)와 제 2 연산 회로(130)의 연산 결과가 상이한 상태(즉, 제 1 연산 회로(120)가 "pass"인 경우에는 제 2 연산 회로(130)가 "×"이며, 제 1 연산 회로(120)가 "×"인 경우에는 제 2 연산 회로(130)가 "pass")가 되기 때문에, 상기한 바와 같은 문제가 생기지 않는다.
이상이 본 실시형태에 있어서의 반도체 장치의 구동 방법의 설명이다.
이와 같이, 본 실시형태에 있어서의 반도체 장치의 예와 같이, 기억 데이터를 축적하는 유지 회로(110)에 구비된 제 1 트랜지스터(100)로서 OS 트랜지스터를 사용함으로써, 제 1 트랜지스터(100)에서의 리크 전류를 매우 작게 할 수 있기 때문에, 유지 회로(110)에 기억된 데이터의 변동을 억제할 수 있다. 또한, 메모리 셀에 기억된 데이터의 변동을 억제함으로써, 메모리 셀에 데이터를 유지시키면서 전원 공급을 적절히 정지할 수 있기 때문에, 소비 전력을 저감시킬 수 있다.
또한, 본 실시형태와 같이, 2개의 연산 회로(제 1 연산 회로(120) 및 제 2 연산 회로(130)) 및, 2개의 연산 회로의 활성 상태를 제어하는 스위칭 소자(140)를 사용함으로써, 연산 회로에서 처리를 행할 필요가 없는 경우에 스위칭 소자(140)를 오프 상태로 함으로써, 2개의 연산 회로에 있어서의 전력 소비를 억제할 수 있기 때문에, 반도체 장치의 소비 전력을 저감시킬 수 있다.
또한, 스위칭 소자(140)로서, 본 실시형태 중에서 기재한 오프 상태에 있어서의 리크 전류가 매우 작은 OS 트랜지스터를 사용함으로써, 제 1 연산 회로(120) 및 제 2 연산 회로(130)에서의 전력 소비를 더욱 억제할 수 있기 때문에 바람직하다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기의 실시형태에서 기재한 반도체 장치를 사용한, 복수 비트의 데이터 판별이 가능한 기억 장치의 회로 구성예 및 구동 방법에 관해서 설명한다.
<기억 장치의 회로 구성>
본 실시형태에 있어서의 기억 장치의 회로 구성예를 도 5를 사용하여 설명한다. 또한, 도 5에 있어서, 각각의 반도체 장치(180)에 기재되어 있는 괄호안의 수치는, 행 및 열을 의미한다. 예를 들면 180(1,n)이면, 1번째 행, 또한, n번째 열의 반도체 장치(180)를 의미한다.
도 5에 도시하는 기억 장치는, 상기의 실시형태 1에서 설명한 반도체 장치(180)가 어레이상으로 설치된 CAMRAM의 개념을 도시한 도면이다. CAMRAM은, 반도체 장치에 기억된 기억 데이터와 외부에서 입력되는 참조 데이터가, 특정한 행 전체에 있어서 일치하고 있는지 여부를 검출하는 기억 장치이다.
도 5에 도시하는 기억 장치는, 반도체 장치(180)가 m행×n열(m, n은 2 이상의 자연수) 설치되어 있고, 또한, n개의 비트선(BL)과, n개의 프로그래머블 비트선(PBL)과, n개의 인에이블선(ENL)과, m개의 스토어선(STL)과, m개의 매치선(ML)과, 검출 회로(500)를 구비하고 있다.
m행×n열의 반도체 장치(180)의 각각은, 도 1에 도시하는 구성의 반도체 장치를 적용할 수 있다. 그리고, 제 1 입력 신호선(151)을 개재하여 프로그래머블 비트선(PBL)으로부터 입력되는 기억 데이터 및, 제 2 입력 신호선(152)을 개재하여 비트선(BL)으로부터 입력되는 참조 데이터에 따라, 출력 신호선(155)에 접속된 매치선(ML)의 전위를 변동시키는 기능을 가지고 있다.
n개의 프로그래머블 비트선(PBL)의 각각은, 동일 열의 반도체 장치(180)의 각각에 전기적으로 접속되어 있다. 예를 들면, 1번째 열의 프로그래머블 비트선(PBL)(1)은, 1번째 열에 설치된 반도체 장치인 180(1,1) 내지 180(m,1)에 전기적으로 접속되어 있다. 그리고, 각각의 반도체 장치가 구비하는 제 1 입력 신호선(151)을 개재하여, 유지 회로(110) 내의 제 1 트랜지스터(100)에, 기억 데이터(Dmem)에 대응한 전위를 준다.
n개의 비트선(BL)의 각각은, 동일 열의 반도체 장치(180)의 각각에 전기적으로 접속되어 있다. 예를 들면, 1번째 열의 비트선(BL)(1)은, 1번째 열에 설치된 반도체 장치인 180(1,1) 내지 180(m,1)에 전기적으로 접속되어 있다. 그리고, 각각의 반도체 장치가 구비하는 제 2 입력 신호선(152)을 개재하여, 제 2 트랜지스터(122) 및 제 4 트랜지스터(132)에 참조 데이터(Dref)에 대응한 전위를 준다.
n개의 인에이블선(ENL)의 각각은, 동일 열의 반도체 장치(180)의 각각에 전기적으로 접속되어 있다. 예를 들면, 1번째 열의 인에이블선(ENL)(1)은, 1번째 열에 설치된 반도체 장치인 180(1,1) 내지 180(m,1)에 전기적으로 접속되어 있다. 그리고, 각각의 반도체 장치가 구비하는 제 2 제어 신호선(154)을 개재하여, 스위칭 소자(140)에 동작 상태를 결정하는 전기 신호(전위)를 준다.
m개의 스토어선(STL)의 각각은, 동일 행의 반도체 장치(180)의 각각에 전기적으로 접속되어 있다. 예를 들면, 1번째 행의 스토어선(STL)(1)은, 1번째 행에 설치된 반도체 장치인 180(1,1) 내지 180(1,n)에 전기적으로 접속되어 있다. 그리고, 각각의 반도체 장치가 구비하는 제 1 제어 신호선(153)을 개재하여, 제 1 트랜지스터(100)에 동작 상태(온 오프 상태)를 결정하는 전기 신호(전위)를 준다.
m개의 매치선(ML)의 각각은, 동일 행의 반도체 장치(180)의 각각에 전기적으로 접속되어 있다. 예를 들면, 1번째 행의 매치선(ML)(1)은, 1번째 행에 설치된 반도체 장치인 180(1,1) 내지 180(1,n)에 전기적으로 접속되어 있다. 그리고, 각각의 매치선(ML)은 검출 회로(500)와 전기적으로 접속되어 있다.
검출 회로(500)는, 각각의 매치선(ML)에 있어서의 전위의 변동을 검출하는 기능을 가지고 있으며, 매치선(ML)의 전위의 변동이 검출된 경우, 외부에 제 1 신호(1개의 매치선(ML)에 전기적으로 접속된 복수의 반도체 장치 중, 적어도 1개 이상의 반도체 장치에 있어서 기억 데이터와 참조 데이터가 상이한 것을 알리는 신호)를 출력하고, 매치선(ML)의 전위의 변동이 검출되지 않는 경우, 외부에 제 1 신호와는 상이한 제 2 신호(1개의 매치선(ML)에 전기적으로 접속된 복수의 반도체 장치 전체에 있어서, 기억 데이터와 참조 데이터가 일치하고 있는 것을 알리는 신호)를 출력하는 기능을 가지고 있다. 또한, 매치선(ML)을 정해진 전위로 프리차지하는 기능도 가지고 있다.
이상이 본 실시형태에 있어서의 기억 장치의 회로 구성예의 설명이다.
<기억 장치의 구동 방법>
본 실시형태에 기재하는 기억 장치의 구동 방법의 일례에 관해서 설명한다.
우선, n개의 인에이블선(ENL)에 저전위(VL)(예를 들면 0V)를 인가하여 모든 반도체 장치(180)의 연산 회로를 비활성 상태로 한 후에, n개의 프로그래머블 비트선(PBL)의 각각에, 기억 데이터에 대응하는 전위(전하)를 인가하고, m개의 스토어선(STL)에 고전위(예를 들면 5V)를 인가한다. 이것에 의해, 각각의 반도체 장치의 유지 회로(110)에, 기억 데이터에 대응하는 전위(전하)가 가해진다. 그 후, m개의 스토어선(STL)에 저전위(예를 들면 0V)를 인가함으로써, 유지 회로(110) 중의 용량 소자(102)에, 기억 데이터에 대응하는 전위(전하)가 축적된다(실시형태 1에서 기재한 기록 동작에 대응). 또한, 실시형태 1에서 기재한 대로, 반도체 장치(180)는 리크 전류가 매우 작고, 기억 데이터에 대응하는 전위(전하)의 리크도 매우 작기 때문에, 기억 데이터에 대응하는 전위(전하)를 정기적으로 기록하는 동작(소위 리프레쉬 동작) 등을 행할 필요가 없기 때문에, 기억 장치의 소비 전력을 저감시킬 수 있다. 또한, 용량 소자(102)에 기억 데이터에 대응하는 전위(전하)를 축적한 후에, 정전 등에 의해 장치의 전원이 의도하지 않게 오프 상태가 된 경우에 있어서도, 제 1 트랜지스터(100)는 오프 상태(게이트 전극 및 소스 전극간에 가해지는 전위가 임계값 전압 이하인 상태)가 되기 때문에, 용량 소자(102)에 축적된, 기억 데이터에 대응하는 전위(전하)는 소실되는 경우가 없다.
다음에, 검출 회로(500)에 의해 m개의 매치선(ML)에 전위를 프리차지(예를 들면 5V)한 후, 비교 처리를 행하는 열의 인에이블선(ENL)에 고전위(예를 들면 5V)를 인가하여, 비교 처리를 행할 필요가 있는 열의 비교 회로(135)를 활성 상태로 한다. 또한, 비교 처리를 행할 필요가 없는 열의 인에이블선(ENL)은 저전위(예를 들면 0V) 그대로이며, 비교 회로(135)를 비활성 상태로 유지할 수 있기 때문에, 기억 장치의 소비 전력을 저감시킬 수 있다.
다음에, n개의 비트선(BL)의 각각에, 참조 데이터에 대응하는 전위(전하)를 인가한다. 이것에 의해, 비교 회로(135)가 활성 상태로 되어 있는 반도체 장치에 있어서, 비교 회로(135)에서 기억 데이터와 참조 데이터가 일치하고 있는지 여부의 연산 처리가 행해진다(실시형태 1에서 기재한 비교 동작에 대응). 그리고, 기억 데이터와 참조 데이터가 상이한 반도체 장치에 있어서는, 실시형태 1의 비교 동작에서 기재한 바와 같이, 출력 신호선(155)의 전위가 변동된다.
다음에, 검출 회로(500)에 있어서, m개의 매치선(ML)의 각각에 있어서 전위가 변동되었는지 여부의 검출(이하, 검출 처리라고 기재하는 경우도 있다)이 행해진다. 예를 들면, 도 5와 같이 m행×n열의 반도체 장치를 갖는 기억 장치에 있어서, 1번째 행, 또한, 1번째 열의 반도체 장치에서 기억 데이터와 참조 데이터가 일치하지 않고, 반도체 장치(180)(1,1)의 출력 신호선(155)의 전위가 변동된 경우, 1번째 행의 매치선(ML)(1)의 전위가 변동되기 때문에, 검출 회로(500)는, 1번째 행의 반도체 장치(180)(1,1) 내지 반도체 장치(180)(1,m)의 적어도 어느 하나에 있어서 기억 데이터와 참조 데이터가 불일치하였다고 판단하고, 외부에 제 1 신호(1개의 매치선(ML)에 전기적으로 접속된 복수의 반도체 장치 중, 적어도 1개 이상의 반도체 장치에 있어서 기억 데이터와 참조 데이터가 상이한 것을 알리는 신호)를 출력한다. 또한, 1행 전체의 반도체 장치에 있어서 기억 데이터와 참조 데이터가 일치하는 경우에는, 매치선(ML)의 전위는 변동되지 않기 때문에, 외부에 제 1 신호와는 상이한 제 2 신호(1개의 매치선(ML)에 전기적으로 접속된 복수의 반도체 장치 전체에 있어서, 기억 데이터와 참조 데이터가 일치하고 있는 것을 알리는 신호)를 출력한다.
이상이 본 실시형태에 있어서의 기억 장치의 구동 방법의 설명이다.
(실시형태 3)
본 실시형태에서는, 상기의 실시형태에서 기재한, 제 1 트랜지스터(100)나 스위칭 소자(140)에 사용할 수 있는 OS 트랜지스터의 제작 방법에 관해서, 도 3a 내지 도 3d를 사용하여 이하의 문장으로 설명하는 동시에, OS 트랜지스터의 제특성에 관해서 설명한다.
우선, 기판(300) 위에 산화물 반도체층(302)을 형성한다(도 3a 참조).
기판(300)으로서는, 예를 들면, 유리 기판(바륨보로실리케이트 유리 기판이나 알루미노보로실리케이트 유리 기판 등), 절연체로 이루어지는 기판(세라믹 기판, 석영 기판, 사파이어 기판 등), 결정화 유리 기판, 플라스틱 기판, 또는 반도체 기판(실리콘 기판 등)을 사용할 수 있다.
또한, 기판(300) 위에 하지층을 형성해도 좋다. 하지층은 기판(300)으로부터의 불순물 확산을 방지하는 것이며, 플라즈마 CVD법 등의 CVD법, PVD법 및 스퍼터링법 등의 기지의 방법을 사용하여 산화규소(SiO2), 질화규소(SiN), 산화질화규소(SiON), 질화산화규소(SiNO), 산화알루미늄(AlO2), 질화알루미늄(AlN), 산화질화알루미늄(AlON), 질화산화알루미늄(AlNO) 등을 형성하면 좋다. 또한, 하지층은, 단층 구조, 적층 구조 중 어느 것이라도 좋고, 적층 구조로 하는 경우에는, 상기의 막을 조합하여 형성하면 좋다. 또한, 하지층의 두께는 특별히 한정되지 않지만, 예를 들면, 10nm 이상 500nm 이하로 하는 것이 바람직하다. 10nm보다 얇은 막 두께에서는, 성막 장치에 기인한 기판면 내의 불균일한 막 두께 분포에 의해, 하지층이 형성되지 않는 영역이 발생할 가능성이 있다. 또한, 500nm보다 두꺼운 막 두께는, 성막 시간이나 생산 비용의 증가로 이어질 우려가 있다.
산화물 반도체층(302)을 형성하는 방법으로서는, 우선 기판(300) 위에 스퍼터링 등 PVD법이나, CVD법 등에 의해 산화물 반도체막을 형성하고, 상기 산화물 반도체막 위에 포토리소그래피법이나 잉크젯법 등의 공지의 기술을 사용하여 가공하고 싶은 패턴 형상에 따른 레지스트를 형성하고, 드라이 에칭법이나 웨트 에칭법 등의 공지의 기술을 사용하여 산화물 반도체막의 불필요 부분을 선택적으로 제거하고, 산화물 반도체층(302)을 형성하면 좋다.
또한, 산화물 반도체막의 에칭으로서 드라이 에칭을 사용하는 경우, 에칭 가스로서는, 염소를 함유하는 가스(염소계 가스, 예를 들면 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 함유하는 가스(불소계 가스, 예를 들면 사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스, 등을 사용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 사용하는 에칭액으로서, 인산과 아세트산과 질산을 섞은 용액, 시트르산이나 옥살산 등의 유기산을 사용할 수 있다. 본 실시형태에서는, ITO-07N(칸토가가쿠사 제조)을 사용한다.
또한, 산화물 반도체막의 두께는, 3nm 이상 30nm 이하로 하는 것이 바람직하다. 산화물 반도체막을 지나치게 두껍게 하면(예를 들면, 막 두께를 50nm 이상), 트랜지스터가 노멀리 온이 되어 버릴 우려가 있기 때문이다.
또한, 산화물 반도체막은, 수소, 물, 수산기 또는 수소화물 등의 불순물이 혼입되기 어려운 방법으로 제작하는 것이 바람직하다. 따라서, 스퍼터링법 등을 사용하여 제작하는 것이 바람직하다.
산화물 반도체막의 성막에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 기타 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), In:Sn:Zn=2:1:5(=1/4:1/8:5/8) 또는 In:Sn:Zn=20:45:35의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이란, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 말하고, r은, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
또한, 타깃 중의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 타깃을 사용함으로써, 치밀한 구조의 산화물 반도체막을 성막하는 것이 가능하다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값 전압, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 높은 이동도가 얻어지고 있다(Eri Fukumoto, Toshiaki Arai, Narihiro Morosawa, Kazuhiko Tokunaga, Yasuhiro Terai, Takashige Fujimori, Tatsuya Sasaoka, 「High Mobility Oxide Semiconductor TFT for Circuit Integration of AM-OLED」, IDW'10, p.631-p634) .
반도체층(적어도, 채널 형성 영역)으로서 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 사용한 트랜지스터는, 상기 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic% 이상 함유되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막시에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜 노멀리?오프화시키는 것이 가능해진다.
또한, 상기에서는 반도체층(적어도 채널 형성 영역)으로서 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 사용한 트랜지스터에 관한 설명을 행했지만, 반도체층(적어도 채널 형성 영역)으로서 In, Ga, Zn을 주성분으로 하는 산화물 반도체를 사용한 트랜지스터에 관해서도, 산화물 반도체층 중의 벌크내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
상기의 산화물 반도체를 사용하여 형성한 산화물 반도체층(302)은, 단결정, 다결정(폴리 크리스탈이라고도 말한다.) 또는 비정질 등의 상태를 취한다.
또한, 바람직하게는, 산화물 반도체막은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다. CAAC-OS의 구조 등에 관한 구체적인 내용은 실시형태 4에서 기재한다.
비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하며, 구체적으로는, 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하인 표면 위에 형성하면 좋다.
또한, Ra는, JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대해 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면에서 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 식으로 정의된다.
또한, 상기에 있어서, S0는, 측정면(좌표(x1,y1)(x1,y2)(x2,y1)(x2,y2)로 표기되는 4점에 의해 둘러싸이는 장방형의 영역)의 면적을 가리키고, Z0는 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
산화물 반도체막을 스퍼터링법에 의해 성막할 때에는, 예를 들면, 감압 상태로 유지된 처리실 내에 피처리물을 유지하고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 피처리물을 가열한다. 또는, 산화물 반도체막의 성막시의 피처리물의 온도는, 실온으로 해도 좋다. 그리고, 처리실 내의 수분을 제거하면서, 수소나 물 등이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체막을 성막한다. 피처리물을 가열하면서 산화물 반도체막을 성막함으로써, 산화물 반도체막으로 들어 오는 수소나 물 등의 불순물을 저감시킬 수 있고, 전계 효과 이동도를 향상시키는 효과를 예상할 수 있다. 또한, 스퍼터링에 의한 손상을 경감시킬 수 있다. 처리실 내의 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프 등을 사용할 수 있다. 또한, 터보 펌프에 콜드 트랩을 가한 것을 사용해도 좋다. 크라이오 펌프 등을 사용하여 배기함으로써, 처리실로부터 수분 등의 불순물을 제거할 수 있기 때문에, 산화물 반도체막 중의 불순물 농도를 저감시킬 수 있다.
스퍼터링법에 의해 성막할 때의 각종 설정 조건으로서는, 예를 들면, 피처리물과 타깃간의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기라는 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 파티클(성막시에 형성되는 분말상의 물질 등)을 저감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체막의 두께는, 1nm 이상 50nm 이하, 바람직하게는 1nm 이상 30nm 이하, 보다 바람직하게는 1nm 이상 10nm 이하로 한다. 이러한 두께의 산화물 반도체막을 사용함으로써, 미세화에 따르는 단채널 효과를 억제하는 것이 가능하다. 단, 적용하는 산화물 반도체 재료나, 반도체 장치의 용도 등에 따라 적절한 두께는 상이하기 때문에, 그 두께는, 사용하는 재료나 용도 등에 따라 선택할 수도 있다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여 성막면의 부착물을 제거하는 것이 바람직하다. 여기에서, 역스퍼터링이란, 통상의 스퍼터링법에 있어서는, 스퍼터링 타깃에 이온을 충돌시키는 점을, 반대로, 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기하에서 처리 표면측에 고주파 전압을 인가하여, 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용해도 좋다.
또한, 상기의 방법에 의해 형성된 산화물 반도체층(302)에는, 불순물로서의 수분 또는 수소(수산기를 포함한다)가 함유되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 그래서, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)시키기 위해서, 산화물 반도체막에 대해, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하 등에 있어서, 탈수화 또는 탈수소화의 가열 처리(이하, 제 1 가열 처리라고 약기한다)를 행해도 좋다.
산화물 반도체층(302)에 제 1 가열 처리를 행함으로써, 산화물 반도체층(302) 중의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분 이상 6분 이하 정도로 행하면 좋다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 변형점을 초과하는 온도로도 처리할 수 있다.
가열 처리 장치는 전기로로 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체를 사용할 수 있다.
제 1 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수분 또는 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열 처리를 행한 산화물 반도체층(302)에, 제 2 가열 처리를 행해도 좋다. 제 2 가열 처리는, 산화성 분위기에서 가열 처리함으로써 산화물 반도체층(302) 중에 산소를 공급하고, 제 1 가열 처리시에 산화물 반도체층(302) 중에 발생한 산소 결손을 보충하는 목적이 있다. 이로 인해, 제 2 가열 처리는 가산소화 처리라고 할 수도 있다. 제 2 가열 처리는, 예를 들면 200℃ 이상 기판의 변형점 미만으로 행하면 좋다. 바람직하게는, 250℃ 이상 450℃ 이하로 한다. 처리 시간은 3분 내지 24시간으로 한다. 처리 시간을 길게 할수록 비정질 영역에 대해 결정 영역의 비율이 많은 산화물 반도체층(302)을 형성할 수 있지만, 24시간을 초과하는 열처리는 생산성의 저하를 초래하기 때문에 바람직하지 못하다.
산화성 분위기란 산화성 가스를 함유하는 분위기이다. 산화성 가스란, 산소, 오존 또는 아산화질소 등이며, 물, 수소 등이 함유되지 않는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 산소, 오존, 아산화질소의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 미만, 바람직하게는 0.1ppm 미만)으로 한다. 산화성 분위기는, 산화성 가스를 불활성 가스와 혼합하여 사용해도 좋다. 그 경우, 산화성 가스가 적어도 10ppm 이상 함유되는 것으로 한다. 또한, 불활성 가스 분위기란, 질소, 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논) 등의 불활성 가스를 주성분으로 하는 분위기이다. 구체적으로는, 산화성 가스 등의 반응성 가스를 10ppm 미만으로 한다.
또한, 제 2 가열 처리에 사용하는 열처리 장치 및 가스 종류는, 제 1 가열 처리와 동일한 것을 사용할 수 있다. 또한, 탈수화 또는 탈수소화의 가열 처리인 제 1 가열 처리와, 가산소화의 가열 처리인 제 2 가열 처리는 연속하여 행하는 것이 바람직하다. 연속하여 행함으로써, 반도체 장치의 생산성을 향상시킬 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막후에 열처리(상기의 제 1 및 제 2 열처리 이외에, 후술의 제 3 열처리도 포함한다)함으로써, 산화물 반도체막으로부터 수소나 수산기 또는 수분을 방출시켜 제거하고, 산화물 반도체막 중의 산소 결손을 보충할 수 있어 전계 효과 이동도를 향상시키는 효과를 예상할 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화?탈수소화에 의한 불순물의 제거, 과산소화에 의한 산소 결손의 저감뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리?오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된, 반도체층(적어도 채널 형성 영역)으로서 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 사용한 트랜지스터에서는, 임계값 전압이 마이너스 시프트해 버리는 경향이 있지만, 기판을 의도적으로 가열(150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상)하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소되고, 임계값 전압은 트랜지스터가 노멀리?오프가 되는 방향으로 이동하는 것이 관측되고 있다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막후에 열처리를 함으로써, 게이트 바이어스?스트레스에 대한 안정성을 높일 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 변경함으로써도 제어하는 것이 가능하고, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리?오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
이와 같이, 기판을 의도적으로 가열하여 성막 및/또는 성막후에 열처리 등의 처리를 행함으로써 고순도화된 비단결정 산화물 반도체는, 이상적으로는 l00㎠/Vsec을 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 될 것으로 추정된다.
또한, 산화물 반도체막의 성막후, 산화물 반도체층(302) 형성후의 어느 하나 이상에 있어서, 산화물 반도체층(302)(또는, 산화물 반도체막)에 산소 주입 처리를 행하고, 열처리에 의해 상기 산화물 반도체에 함유되는 수소나 수산기 또는 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 또는 재결정화 처리에 의해 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
여기에서, 산소 주입 처리란, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함한다)를 산화물 반도체층(302)(또는, 산화물 반도체막)의 벌크에 첨가하는 것을 말한다. 또한, 상기 「벌크」라는 용어는, 산소를, 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다. 또한, 「산소 도프」에는, 플라즈마화한 산소를 벌크에 첨가하는 「산소 플라즈마 도프」가 포함된다. 산소 도프 처리를 행함으로써, 산화물 반도체층(302)이나 게이트 절연층(306)에 함유되는 산소를, 화학량론적 조성비보다 많게 할 수 있다.
산소 도프 처리는, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마)방식을 사용하고, 마이크로파(예를 들면, 주파수 2.45GHz)에 의해 여기된 산소 플라즈마를 사용하여 행하는 것이 바람직하다.
또한, 상기의 산화물 반도체막으로의 산소 이온의 주입은, 제 2 가열 처리 와 같이, 산화물 반도체막 중에 산소를 보충하는 가산소화 처리라고 할 수 있다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 변형 등을 주지 않고 산화물 반도체 중에 포함시킬 수 있다.
다음에, 기판(300) 위 및 산화물 반도체층(302) 위에, 소스 전극(또는 드레인 전극)(304a) 및 드레인 전극(또는 소스 전극)(304b)을 형성한다(도 3b 참조).
소스 전극(또는 드레인 전극)(304a) 및 드레인 전극(또는 소스 전극)(304b)을 형성하는 방법으로서는, 우선 기판(300) 위 및 산화물 반도체층(302) 위에 저항가열 증착이나 스퍼터링 등의 PVD법에 의해 도전층을 형성하고, 상기 도전층 위에 포토리소그래피법이나 잉크젯법 등의 공지의 기술을 사용하여 가공하고 싶은 패턴 형상에 따른 레지스트를 형성하고, 드라이 에칭법이나 웨트 에칭법 등의 공지의 기술을 사용하여 도전층의 불필요 부분을 선택적으로 제거하고, 소스 전극(또는 드레인 전극)(304a) 및 드레인 전극(또는 소스 전극)(304b)을 형성하면 좋다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐으로부터 선택된 원소나, 상기한 원소를 주성분으로 하는 합금 등을 사용할 수 있다.
또한, 도전층은, 단층 구조라도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 티타늄막이나 질화티타늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막에 의해 알루미늄막을 사이에 개재한 3층 구조, 몰리브덴막에 의해 알루미늄막을 사이에 개재한 3층 구조 등을 들 수 있다.
또한, 도전층은, 도전성의 금속 산화물을 사용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석(In2O3-SnO2, ITO라고 약기하는 경우가 있다), 산화인듐산화아연(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
다음에, 산화물 반도체층(302), 소스 전극(또는 드레인 전극)(304a) 위 및 드레인 전극(또는 소스 전극)(304b) 위에 게이트 절연층(306)을 형성한다(도 3c 참조).
게이트 절연층(306)을 형성하는 방법으로서는, 산화물 반도체층(302) 위, 소스 전극(또는 드레인 전극)(304a) 위 및 드레인 전극(또는 소스 전극)(304b) 위에 PVD법이나 CVD법 등에 의해 절연막을 형성하면 좋다. 또한, 도 3c에서는 게이트 절연층(306)은 패턴 형성 처리가 행해지고 있지 않지만, 패턴 형성 처리를 행하는 경우에는, 상기 절연막 위에 포토리소그래피법이나 잉크젯법 등의 공지의 기술을 사용하여 가공하고 싶은 패턴 형상에 따른 레지스트를 형성하고, 드라이 에칭법이나 웨트 에칭법 등의 공지의 기술을 사용하여 절연막의 불필요 부분을 선택적으로 제거하면 좋다.
또한, 절연막의 재료로서는, 산화실리콘, 질화실리콘, 산질화실리콘 등의 재료를 사용할 수 있다. 또한, 게이트 절연층(306)은, 13족 원소 및 산소를 함유하는 재료를 사용하여 형성할 수도 있다. 13족 원소 및 산소를 함유하는 재료로서는, 예를 들면, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨 등을 사용할 수 있다. 또한, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 등을 함유하도록 형성해도 좋다. 게이트 절연층(306)은, 단층 구조로 해도 좋고, 상기의 재료를 조합하여 적층 구조로 해도 좋다.
또한, 게이트 절연층(306)의 두께는 특별히 한정되지 않지만, 트랜지스터를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들면, 산화실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 예를 들면, 절연막으로서 산화실리콘을 30nm 성막한 후에 산화알루미늄을 10nm 성막한 적층막을 사용하여 게이트 절연층(306)을 형성하면 좋다.
게이트 절연층(306)은, 수소, 물 등의 불순물을 혼입시키지 않는 방법으로 성막한 막을 사용하여 형성하는 것이 바람직하다. 게이트 절연층(306)에 수소, 물 등의 불순물이 함유되면, 상기의 공정에서 형성된 산화물 반도체층(302)에 수소, 물 등의 불순물이 침입하거나, 수소나 물 등의 불순물에 의해 산화물 반도체층(302) 중의 산소가 추출되는, 등에 의해 산화물 반도체층(302)의 채널이 저저항화(n형화)되어 버려 기생 채널이 형성될 우려가 있기 때문이다. 따라서, 게이트 절연층(306)은 가능한 한 수소, 물 등의 불순물이 함유되지 않도록 제작하는 것이 바람직하다. 예를 들면, 스퍼터링법에 의해 성막하는 것이 바람직하다. 성막할 때에 사용하는 스퍼터링 가스로서는, 수소, 물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 산화물 반도체층(302)에 사용되는 산화물 반도체 재료에는, 13족 원소를 함유하는 것이 많다. 이로 인해, 13족 원소 및 산소를 함유하는 재료를 사용하여 산화물 반도체층(302)과 접하는 게이트 절연층(306)을 형성하는 경우에는, 산화물 반도체층(302)과의 계면 상태를 양호하게 유지할 수 있다. 이것은, 게이트 절연층(306)의 형성에 사용하는 13족 원소 및 산소를 함유하는 재료와, 산화물 반도체층(302)의 형성에 사용하는 산화물 반도체 재료의 상성이 양호한 것에 의한다. 예를 들면, 산화갈륨을 사용한 게이트 절연층(306)을 산화물 반도체층(302)과 접하여 형성함으로써, 산화물 반도체층(302)과 게이트 절연층(306)의 계면에 있어서의 수소의 파일업을 저감시킬 수 있다.
또한, 산화알루미늄을 게이트 절연층(306)으로서 사용하는 경우, 산화알루미늄은 물을 투과시키기 어렵다고 하는 특성을 가지고 있기 때문에, 상기 재료를 사용하는 것은, 산화물 반도체층(302)으로의 수분 침입 방지라는 점에 있어서도 바람직하다. 또한, 산화알루미늄은 산소를 투과시키기 어렵다고 하는 특성도 가지고 있기 때문에, 나중의 공정에서 행하는 제 3 가열 처리시에, 게이트 절연층(306) 중에 함유되는 산소(과잉 산소를 함유한다)가 게이트 전극(308)측으로 방출되는 것을 억제하여 산화물 반도체층(302) 중의 산소 결손을 효과적으로 보충할 수 있다.
또한, 상기한 바와 같이, 게이트 절연층(306)의 막 두께를 얇게 하면, 터널효과 등에 기인하는 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해소하기 위해서는, 게이트 절연층(306)에, 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>O)), 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연층(306)에 사용함으로써, 게이트 절연층(306)의 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위해서 막 두께를 크게 하는 것이 가능해진다. 또한, high-k 재료를 함유하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 하나를 함유하는 막의 적층 구조로 해도 좋다.
또한, 게이트 절연층(306)은, 산소를 화학량론적 조성비보다도 많이 함유하는 것이 바람직하다. 예를 들면, 게이트 절연층(306)으로서 산화규소를 사용한 경우에는, 화학량론적 조성비는 SiO2+α(0<α<1)로 표기할 수 있다. 또한, 산화갈륨을 사용한 경우에는 Ga2O3+α(0<α<1)로 표기할 수 있다. 또한, 산화알루미늄을 사용한 경우에는, Al2O3+α(0<α<1)로 표기할 수 있다. 또한, 산화갈륨알루미늄을 사용한 경우에는, GaxAl2 - xO3 +α(0<x<2, 0<α<1)로 표기할 수 있다.
또한, 게이트 절연층(306) 형성후(또는 게이트 절연층(306)의 형성에 사용하는 절연막 형성후), 게이트 절연층(306)(또는 게이트 절연층(306)의 형성에 사용하는 절연막)에 산소 주입 처리를 행해도 좋다. 또한, 상기의 산화물 반도체층(302)으로의 산소 주입 처리를, 게이트 절연층(306)(또는 게이트 절연층(306)의 형성에 사용하는 절연막)에 산소 주입 처리를 행할 때에 동시에 행해도 좋다.
게이트 절연층(306)의 형성후에는, 불활성 가스 분위기하, 또는 산소 분위기하에서 제 3 가열 처리를 행하는 것이 바람직하다. 제 3 가열 처리의 온도는, 200에서 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하로 하는 것이 바람직하다. 예를 들면, 질소 분위기하에서 250℃, 1시간의 열처리를 행하면 좋다. 제 3 가열 처리를 행함으로써, 트랜지스터의 전기적 특성의 편차를 경감시킬 수 있다. 또한, 산화물 반도체층(302)에 접하는 막, 예를 들면 게이트 절연층(306)이 산소를 함유하는 경우, 산화물 반도체층(302)에 산소를 공급하고, 상기 산화물 반도체층(302)의 산소 결손을 보충하여 i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체층을 형성할 수도 있다. 또한, 산화물 반도체층(302)에 접하여 산소를 함유하는 하지막 등이 있는 경우에는, 하지막측으로부터도 산소 결손을 보충할 수 있다.
또한, 본 실시형태에서는, 게이트 절연층(306) 형성후에 제 3 가열 처리를 행하고 있지만, 제 3 가열 처리의 타이밍은 이것으로 한정되지 않는다. 예를 들면, 게이트 전극(308)의 형성후나, 게이트 전극(308)으로서 사용하는 도전막을 형성한 후에 제 3 가열 처리를 행해도 좋다.
상기한 바와 같이, 제 3 가열 처리를 적용함으로써, 산화물 반도체층(302)을, 수소 원자를 함유하는 물질이 최대한 함유되지 않도록 고순도화할 수 있다.
다음에, 게이트 절연층(306) 위에 게이트 전극(308)을 형성한다(도 3d 참조).
게이트 전극(308)을 형성하는 방법으로서는, 우선, 게이트 절연층(306) 위에 저항 가열 증착이나 스퍼터링 등의 PVD법에 의해 도전막을 형성하고, 상기 도전막 위에 포토리소그래피법이나 잉크젯법 등의 공지의 기술을 사용하여 가공하고 싶은 패턴 형상에 따른 레지스트를 형성하고, 드라이 에칭법이나 웨트 에칭법 등의 공지의 기술을 사용하여 도전막의 불필요 부분을 선택적으로 제거하고, 게이트 전극(308)을 형성하면 좋다.
또한, 도전막의 재료로서는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 마그네슘, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 또한, 게이트 전극(308)은, 단층 구조로 해도 좋고, 상기의 재료를 조합하여 적층 구조로 해도 좋다.
또한, 그 두께는 특별히 한정되지 않지만, 지나치게 두껍게 하면 반도체 장치의 생산성 저하의 요인이 될 수 있기 때문에, 10nm 이상 1000nm 이하, 바람직하게는 50nm 이상 500nm 이하로 하는 것이 바람직하다. 예를 들면, 도전막으로서 티타늄을 100nm 성막한 후에 알루미늄을 300nm 성막한 적층막을 사용하여 게이트 전극(308)을 형성하면 좋다.
이상의 공정에 의해, 본 실시형태의 제 1 트랜지스터(100) 및 스위칭 소자(140)에 사용할 수 있는 OS 트랜지스터가 완성된다. 또한, 게이트 전극(308) 형성후에, 도 3d와 같이, 게이트 절연층(306) 위 및 게이트 전극(308) 위에 절연막(310)을 형성해도 좋다.
또한, 도 3에서는, 소스 전극(또는 드레인 전극)(304a) 및 드레인 전극(또는 소스 전극)(304b)이 산화물 반도체층(302) 위에 접하는, 톱 컨택트형의 순스태거형 구조의 제작 방법을 일례로서 들고 있지만, 본 실시형태의 OS 트랜지스터는, 상기구조로 한정되는 것은 아니다. 예를 들면, 도 4a에 도시하는 보텀 컨택트형의 순스태거 구조나, 도 4b에 도시하는 톱 컨택트형의 역스태거 구조나, 도 4c에 도시하는 보텀 컨택트형의 역스태거 구조라도 좋다.
또한, 본 실시형태의 제 1 트랜지스터(100) 및 스위칭 소자(140)에 사용할 수 있는 OS 트랜지스터는, 도 12a 및 도 12b에 도시하는 코플레이너형이라도 좋다. 도 12a 및 도 12b는 코플레이너형인 톱 게이트?톱 컨택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 12a에 트랜지스터의 상면도를 도시한다. 또한, 도 12b에 도 12a의 일점 쇄선 A-B에 대응하는 단면 A-B를 도시한다.
도 12b에 도시하는 트랜지스터는, 기판(1500)과, 기판(1500) 위에 형성된 하지 절연층(1502)과, 하지 절연층(1502)의 주변에 형성된 보호 절연층(1504)과, 하지 절연층(1502) 및 보호 절연층(1504) 위에 형성된 고저항 영역(1506a) 및 저저항 영역(1506b)을 갖는 산화물 반도체층(1506)과, 산화물 반도체층(1506) 위에 형성된 게이트 절연층(1508)과, 게이트 절연층(1508)을 개재하여 산화물 반도체층(1506)과 중첩하여 형성된 게이트 전극(1510)과, 게이트 전극(1510)의 측면에 접하여 형성된 측벽 절연층(1512)과, 적어도 저저항 영역(1506b)과 접하여 형성된 한 쌍의 전극(1514)과, 적어도 산화물 반도체층(1506), 게이트 전극(1510) 및 한 쌍의 전극(1514)을 덮고 형성된 층간 절연층(1516)과, 층간 절연층(1516)에 형성된 개구부를 개재하여 적어도 한 쌍의 전극(1514)의 한쪽과 접속하여 형성된 배선(1518)을 가진다.
도 12a 및 도 12b에 도시하는 코플레이너형의 트랜지스터의 산화물 반도체층(1506)으로서는, 상기의 실시형태에서 기재한 산화물 반도체층(302)과 동일한 재료를 사용할 수 있다. 또한, 기타 구성 요소에 관해서는, 공지의 기술 및 재료를 사용하여 적절히 형성하면 좋다.
또한, 도시하지 않지만, 층간 절연층(1516) 및 배선(1518)을 덮고 형성된 보호막을 가지고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연층(1516)의 표면 전도에 기인하여 발생하는 미소 리크 전류를 저감시킬 수 있고, 트랜지스터의 오프 전류를 저감시킬 수 있다.
본 실시형태에 의해 제작되는 OS 트랜지스터는 오프 전류가 매우 작고, 또한, 높은 전계 효과 이동도를 가지고 있다. 또한, 본 실시형태에서 사용한 산화물 반도체로 한정하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 여러 가지 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ으로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면,
로 표현할 수 있다. 여기에서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는,
으로 표기된다. 여기에서, e는 전기소량, N은 채널 내의 단위 면적당 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장이 없다. 선형 영역에 있어서의 드레인 전류(Id)는,
이다. 여기에서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 상기 수학식의 양변을 Vg로 나누고, 다시 양변의 대수를 취하면,
가 된다. 수학식 5의 우변은 Vg의 함수이다. 이 수학식으로부터 알 수 있는 바와 같이, 세로축을 ln(Id/Vg), 가로축을 l/Vg로 하여 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1인 것에서는 결함 밀도(N)는 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등을 기초로 수학식 2 및 수학식 3으로부터 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120㎠/Vs가 될 것으로 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연물의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연물 계면으로부터 x만큼 떨어진 장소에 있어서의 이동도(μ1)는,
으로 표기된다. 여기에서, D는 게이트 방향의 전계, B, l은 상수이다. B 및 l은, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는 B=4.75×107cm/s, 1=10nm(계면 산란이 미치는 깊이)이다. D가 증가(즉, 게이트 전압이 높아지면)하면 수학식 6의 제2항이 증가하기 때문에, 이동도(μ1)는 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도(μ2)를 계산한 결과를 도 7에 도시한다. 또한, 계산에는 시놉시스사 제조의 소프트, Sentaurus Device를 사용하여 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각, 2.8전자볼트, 4.7전자볼트, 15, 15nm으로 하였다. 이들의 값은, 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5전자볼트, 4.6전자볼트, 4.6전자볼트로 하였다. 또한, 게이트 절연물의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압(Vd)은 0.1V이다.
도 7에 도시하는 바와 같이, 게이트 전압 1V강에서 이동도 100㎠/Vs 이상의 피크를 나타내지만, 게이트 전압이 더 높아지면, 계면 산란이 커지고, 이동도가 저하된다. 또한, 계면 산란을 저감시키기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 8a 내지 도 10c에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 11a 및 도 11b에 도시한다. 도 11a 및 도 11b에 도시하는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(1403a) 및 반도체 영역(1403c)을 가진다. 반도체 영역(1403a) 및 반도체 영역(1403c)의 저항율은 2×10-3Ωcm로 한다.
도 11a에 도시하는 트랜지스터는, 하지 절연층(1401)과, 하지 절연층(1401)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연층(1402) 위에 형성된다. 트랜지스터는 반도체 영역(1403a), 반도체 영역(1403c)과, 이들 사이에 개재되고, 채널 형성 영역이 되는 진성의 반도체 영역(1403b)과, 게이트 전극(1405)을 가진다. 게이트 전극(1405)의 폭을 33nm으로 한다.
게이트 전극(1405)과 반도체 영역(1403b) 사이에는, 게이트 절연층(1404)을 가지며, 또한, 게이트 전극(1405)의 양 측면에는 측벽 절연층(1406a) 및 측벽 절연층(1406b), 게이트 전극(1405)의 상부에는, 게이트 전극(1405)과 다른 배선의 단락을 방지하기 위한 절연물(1407)을 가진다. 측벽 절연층의 폭은 5nm로 한다. 또한, 반도체 영역(1403a) 및 반도체 영역(1403c)에 접하여 소스(1408a) 및 드레인(1408b)을 가진다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40nm으로 한다.
도 11b에 도시하는 트랜지스터는, 하지 절연층(1401)과, 산화알루미늄으로 이루어지는 매립 절연층(1402) 위에 형성되고, 반도체 영역(1403a), 반도체 영역(1403c)과, 이들 사이에 개재된 진성의 반도체 영역(1403b)과, 폭 33nm의 게이트 전극(1405)과 게이트 절연층(1404)과 측벽 절연층(1406a) 및 측벽 절연층(1406b)과 절연물(1407)과 소스(1408a) 및 드레인(1408b)을 갖는 점에서 도 11a에 도시하는 트랜지스터와 동일하다.
도 11a에 도시하는 트랜지스터와 도 11b에 도시하는 트랜지스터의 차이점은, 측벽 절연층(1406a) 및 측벽 절연층(1406b) 아래의 반도체 영역의 도전형이다. 도 11a에 도시하는 트랜지스터에서는, 측벽 절연층(1406a) 및 측벽 절연층(1406b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(1403a) 및 반도체 영역(1403c)이지만, 도 11b에 도시하는 트랜지스터에서는, 진성의 반도체 영역(1403b)이다. 즉, 반도체 영역(1403a)(반도체 영역(1403c))과 게이트 전극(1405)이 Loff만큼 중첩되지 않는 영역이 형성되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭(Loff)을 오프셋 길이라고 한다. 도면으로부터 명백한 바와 같이, 오프셋 길이는, 측벽 절연층(1406a)(측벽 절연층(1406b))의 폭과 동일하다.
기타 계산에 사용하는 파라미터는 상기한 바와 같다. 계산에는 시놉시스사 제조의 소프트, Sentaurus Device를 사용하였다. 도 8a 내지 도 8c는, 도 11a에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 도시한다. 드레인 전류(Id)는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 8a는 게이트 절연막의 두께를 15nm으로 한 것이며, 도 8b는 10nm으로 한 것이며, 도 8c는 5nm으로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하된다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요로 하는 10μA를 초과하는 것이 나타났다.
도 9a 내지 도 9c는, 도 11b에 도시하는 구조의 트랜지스터로, 오프셋 길이(Loff)를 5nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 도시한다. 드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 9a는 게이트 절연막의 두께를 15nm으로 한 것이며, 도 9b는 10nm으로 한 것이며, 도 9c는 5nm으로 한 것이다.
또한, 도 10a 내지 도 10c는, 도 11b에 도시하는 구조의 트랜지스터로, 오프셋 길이(Loff)를 15nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 도시한다. 드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 10a는 게이트 절연막의 두께를 15nm으로 한 것이며, 도 10b는 10nm으로 한 것이며, 도 10c는 5nm으로 한 것이다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는, 도 8a 내지 도 8c에서는 80㎠/Vs 정도이지만, 도 9a 내지 도 9c에서는 60㎠/Vs 정도, 도 10a 내지 도 10c에서는 40㎠/Vs 정도로, 오프셋 길이(Loff)가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류도 오프셋 길이(Loff)의 증가에 따라 감소되지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요로 하는 10μA를 초과하는 것이 나타났다.
이상이, 상기의 실시형태에서 기재한 제 1 트랜지스터(100)나 스위칭 소자(140)에 사용할 수 있는 OS 트랜지스터의 제작 방법 및 OS 트랜지스터의 제특성에 관한 설명이다.
(실시형태 4)
본 실시형태에서는, CAAC-OS(C Axis Alined Crystalline Oxide Semiconductor)막에 관한 설명을 행한다.
CAAC-OS막은, 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS 막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 1변이 100nm 미만인 입방체 내에 들어가는 크기인 것이 많다. 또한, 투과형 전자현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 함유되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 한다.)는 확인할 수 없다. 이로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부간에, 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써, 또는 성막후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 상기 트랜지스터는, 신뢰성이 높다.
(실시형태 5)
본 실시형태에서는, 상기의 실시형태에서 설명한 기억 장치를 전자 기기에 적용하는 경우에 관해서, 도 6a 내지 도 6d를 사용하여 설명한다. 본 실시형태에서는, 휴대형 정보 단말(휴대 전화, 휴대형 게임기, 음향 재생 장치 등도 포함한다), 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 디지털 카메라 등의 전자 기기에, 상기의 반도체 장치를 적용하는 경우에 관해서 설명한다.
도 6a는, 휴대형 정보 단말이며, 하우징(901), 하우징(902), 제 1 표시부(903a), 제 2 표시부(903b) 등에 의해 구성되어 있다. 하우징(901)과 하우징(902)의 적어도 일부에는, 상기의 실시형태에 나타내는 반도체 장치가 형성되어 있다. 이로 인해, 정보의 기록 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 노트형의 PC가 실현된다. 하우징(901), 하우징(902)의 적어도 하나에는, 상기의 실시형태에 나타내는 반도체 장치가 형성되어 있다. 이로 인해, 정보의 기록 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 전자 서적이 실현된다.
또한, 제 1 표시부(903a) 및 제 2 표시부(903b)는 터치 입력 기능을 갖는 패널로 되어 있고, 예를 들면 도 6a의 좌측 도면과 같이, 제 1 표시부(903a)에 표시되는 선택 버튼(904)에 의해 입력 방법을 선택할 수 있다. 선택 버튼은 여러 가지 크기로 표시할 수 있기 때문에, 폭넓은 세대의 사람이 편리한 사용감을 실감할 수 있다. 여기에서, 예를 들면 「키보드 입력」을 선택한 경우, 도 6a의 우측 도면과 같이 제 1 표시부(903a)에는 키보드(905)가 표시된다. 이것에 의해, 종래의 정보 단말과 같이, 키 입력에 의한 신속한 문자 입력 등이 가능해진다.
또한, 도 6a에 도시하는 휴대형 정보 단말은, 도 6a의 우측 도면과 같이, 제 1 표시부(903a)를 구비하는 하우징(901)과, 제 2 표시부(903b)를 구비하는 하우징(902)을 분리할 수 있다. 이로 인해, 필요에 따라 하우징(901)만, 또는 하우징(902)만을 분리하여, 보다 경량의 휴대형 정보 단말로서 사용할 수 있다.
도 6a에 도시하는 휴대형 정보 단말은, 여러 가지 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다.
또한, 도 6a에 도시하는 휴대형 정보 단말은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
또한, 도 6a에 도시하는 하우징(902)에 안테나나 마이크 기능이나 무선 기능을 갖게 하고, 휴대 전화로서 사용해도 좋다.
도 6b는, 전자 페이퍼를 실장한 전자 서적이며, 하우징(911)과 하우징(912)의 2개의 하우징으로 구성되어 있다. 하우징(911) 및 하우징(912)에는, 각각 표시부(913) 및 표시부(914)가 형성되어 있다. 하우징(911)과 하우징(912)은, 축부(915)에 의해 접속되어 있고, 상기 축부(915)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(911)은, 전원(916), 조작 키(917), 스피커(918) 등을 구비하고 있다. 하우징(911), 하우징(912)의 적어도 하나에는, 상기의 실시형태에 나타내는 반도체 장치가 형성되어 있다. 이로 인해, 정보의 기록 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 6c는, 텔레비전 장치이며, 하우징(921), 표시부(922), 스탠드(923) 등으로 구성되어 있다. 텔레비전 장치의 조작은, 하우징(921)이 구비하는 스위치나, 리모트 컨트롤러(924)에 의해 행할 수 있다. 하우징(921) 및 리모트 컨트롤러(924)에는, 상기의 실시형태에 나타내는 반도체 장치가 탑재되어 있다. 이로 인해, 정보의 기록 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
도 6d는, 디지털 카메라이며, 본체(931), 조작 스위치(932), 배터리(933) 등을 구비하고 있고, 또한, 배면에는 표시부(본체의 이면에 있기 때문에 도시하지 않음) 등을 구비하고 있다. 본체(931) 내에는, 상기의 실시형태에 나타내는 반도체 장치가 형성되어 있다. 이로 인해, 정보의 기록 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
이상과 같이, 본 실시형태에 나타내는 전자 기기에는, 상기의 실시형태에 따르는 반도체 장치가 탑재되어 있다. 이로 인해, 소비 전력을 저감시킨 전자 기기가 실현된다.
100 : 제 1 트랜지스터 102 : 용량 소자
104 : 플로팅 노드 110 : 유지 회로
120 : 제 1 연산 회로 122 : 제 2 트랜지스터
124 : 제 3 트랜지스터 130 : 제 2 연산 회로
132 : 제 4 트랜지스터 134 : 제 5 트랜지스터
135 : 비교 회로 140 : 스위칭 소자
151 : 제 1 입력 신호선 152 : 제 2 입력 신호선
153 : 제 1 제어 신호선 154 : 제 2 제어 신호선
155 : 출력 신호선 160 : 점선 사각부
162 : 점선 사각부 164 : 점선 사각부
180 : 반도체 장치 300 : 기판
302 : 산화물 반도체층
304a : 소스 전극(또는 드레인 전극)
304b : 드레인 전극(또는 소스 전극)
306 : 게이트 절연층 308 : 게이트 전극
310 : 절연막 500 : 검출 회로
901 : 하우징 902 : 하우징
903a : 제 1 표시부 903b : 제 2 표시부
904 : 선택 버튼 905 : 키보드
911 : 하우징 912 : 하우징
913 : 표시부 914 : 표시부
915 : 축부 916 : 전원
917 : 조작 키 918 : 스피커
921 : 하우징 922 : 표시부
923 : 스탠드 924 : 리모트 컨트롤러
931 : 본체 932 : 조작 스위치
933 : 배터리 1401 : 하지 절연층
1402 : 매립 절연층 1403a : 반도체 영역
1403b : 반도체 영역 1403c : 반도체 영역
1404 : 게이트 절연층 1405 : 게이트 전극
1406a : 측벽 절연층 1406b : 측벽 절연층
1407 : 절연물 1408a : 소스
1408b : 드레인 1500 : 기판
1502 : 하지 절연층 1504 : 보호 절연층
1506 : 산화물 반도체층 1508 : 게이트 절연층
15l0 : 게이트 전극 1512 : 측벽 절연층
1514 : 전극 1516 : 층간 절연층
1518 : 배선
104 : 플로팅 노드 110 : 유지 회로
120 : 제 1 연산 회로 122 : 제 2 트랜지스터
124 : 제 3 트랜지스터 130 : 제 2 연산 회로
132 : 제 4 트랜지스터 134 : 제 5 트랜지스터
135 : 비교 회로 140 : 스위칭 소자
151 : 제 1 입력 신호선 152 : 제 2 입력 신호선
153 : 제 1 제어 신호선 154 : 제 2 제어 신호선
155 : 출력 신호선 160 : 점선 사각부
162 : 점선 사각부 164 : 점선 사각부
180 : 반도체 장치 300 : 기판
302 : 산화물 반도체층
304a : 소스 전극(또는 드레인 전극)
304b : 드레인 전극(또는 소스 전극)
306 : 게이트 절연층 308 : 게이트 전극
310 : 절연막 500 : 검출 회로
901 : 하우징 902 : 하우징
903a : 제 1 표시부 903b : 제 2 표시부
904 : 선택 버튼 905 : 키보드
911 : 하우징 912 : 하우징
913 : 표시부 914 : 표시부
915 : 축부 916 : 전원
917 : 조작 키 918 : 스피커
921 : 하우징 922 : 표시부
923 : 스탠드 924 : 리모트 컨트롤러
931 : 본체 932 : 조작 스위치
933 : 배터리 1401 : 하지 절연층
1402 : 매립 절연층 1403a : 반도체 영역
1403b : 반도체 영역 1403c : 반도체 영역
1404 : 게이트 절연층 1405 : 게이트 전극
1406a : 측벽 절연층 1406b : 측벽 절연층
1407 : 절연물 1408a : 소스
1408b : 드레인 1500 : 기판
1502 : 하지 절연층 1504 : 보호 절연층
1506 : 산화물 반도체층 1508 : 게이트 절연층
15l0 : 게이트 전극 1512 : 측벽 절연층
1514 : 전극 1516 : 층간 절연층
1518 : 배선
Claims (21)
- 반도체 장치에 있어서,
제 1 트랜지스터 및 상기 제 1 트랜지스터에 전기적으로 접속된 용량 소자를 포함하는 유지 회로와;
제 1 연산 회로 및 상기 제 1 연산 회로와 전기적으로 접속된 제 2 연산 회로를 포함하는 비교 회로와;
스위칭 소자를 포함하고,
상기 제 1 트랜지스터는 제 1 산화물 반도체층을 포함하고,
상기 유지 회로는 상기 제 1 연산 회로와 상기 제 2 연산 회로에 전기적으로 접속되고,
상기 스위칭 소자는 상기 제 1 연산 회로와 상기 제 2 연산 회로에 전기적으로 접속되고,
상기 제 1 연산 회로 및 상기 제 2 연산 회로는 상기 스위칭 소자에 전기적으로 접속된 출력 신호선의 전위를 변경하도록 구성되는, 반도체 장치. - 제 1 항에 있어서,
상기 스위칭 소자는 제 2 산화물 반도체층을 포함하는 트랜지스터인, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 산화물 반도체층은 인듐 및 아연 중 적어도 하나를 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 연산 회로는 제 2 트랜지스터 및 상기 제 2 트랜지스터와 상이한 채널 도전형을 갖는 제 3 트랜지스터를 포함하고,
상기 제 2 트랜지스터는 상기 제 3 트랜지스터에 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 연산 회로는 상기 제 2 트랜지스터와 상이한 채널 도전형을 갖는 제 4 트랜지스터 및 상기 제 4 트랜지스터와 상이한 채널 도전형을 갖는 제 5 트랜지스터를 포함하고,
상기 제 4 트랜지스터는 상기 제 5 트랜지스터에 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 용량 소자, 상기 제 3 트랜지스터의 게이트 전극, 및 상기 제 5 트랜지스터의 게이트 전극에 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 트랜지스터의 게이트 전극 및 상기 제 4 트랜지스터의 게이트 전극은 입력 신호선에 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 상기 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 스위칭 소자에 전기적으로 접속되고,
상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 제 3 트랜지스터에 전기적으로 접속되고,
상기 제 4 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 제 5 트랜지스터에 전기적으로 접속되는, 반도체 장치. - 제 1 항에 따른 상기 반도체 장치를 포함하는 기억 장치에 있어서,
복수의 상기 반도체 장치들은 매트릭스로 정렬되는, 기억 장치. - 제 9 항에 있어서,
상기 복수의 반도체 장치들 중 적어도 하나의 상기 출력 신호선의 전위의 변경을 검출하도록 구성되는 검출 회로를 더 포함하고,
상기 검출 회로는 상기 전위의 변경이 상기 검출 회로에 의해 검출될 경우 제 1 신호를 출력하고,
상기 검출 회로는 상기 전위의 변경이 상기 검출 회로에 의해 검출되지 않을 경우 상기 제 1 신호와 상이한 제 2 신호를 출력하는, 기억 장치. - 반도체 장치에 있어서,
제 1 트랜지스터 및 상기 제 1 트랜지스터에 전기적으로 접속된 용량 소자를 포함하는 유지 회로로서, 저장 데이터가 상기 용량 소자에 입력되는, 상기 유지 회로와;
제 1 연산 회로 및 상기 제 1 연산 회로에 전기적으로 접속된 제 2 연산 회로를 포함하는 비교 회로로서, 기준 데이터가 상기 제 1 연산 회로 및 상기 제 2 연산 회로의 각각에 입력되어 상기 제 1 연산 회로 및 상기 제 2 연산 회로 각각이 상기 기준 데이터와 상기 저장 데이터를 비교하도록 하는, 상기 비교 회로와;
스위칭 소자를 포함하고,
상기 제 1 트랜지스터는 제 1 산화물 반도체층을 포함하고,
상기 유지 회로는 상기 제 1 연산 회로 및 상기 제 2 연산 회로에 전기적으로 접속되고,
상기 스위칭 소자는 상기 제 1 연산 회로 및 상기 제 2 연산 회로에 전기적으로 접속되고,
상기 제 1 연산 회로 및 상기 제 2 연산 회로는, 상기 제 1 연산 회로 및 상기 제 2 연산 회로 중 적어도 하나와 상기 스위칭 소자가 도전 상태인 경우, 상기 스위칭 소자에 전기적으로 접속된 출력 신호선의 전위를 변경하도록 구성되는, 반도체 장치. - 제 11 항에 있어서,
상기 스위칭 소자는 제 2 산화물 반도체층을 포함하는 트랜지스터인, 반도체 장치. - 제 11 항에 있어서,
상기 제 1 산화물 반도체층은 인듐 및 아연 중 적어도 하나를 포함하는, 반도체 장치. - 제 11 항에 있어서,
상기 제 1 연산 회로는 제 2 트랜지스터 및 상기 제 2 트랜지스터와 상이한 채널 도전형을 갖는 제 3 트랜지스터를 포함하고,
상기 제 2 트랜지스터는 상기 제 3 트랜지스터에 전기적으로 접속되는, 반도체 장치. - 제 11 항에 있어서,
상기 제 2 연산 회로는 상기 제 2 트랜지스터와 상이한 채널 도전형을 갖는 제 4 트랜지스터 및 상기 제 4 트랜지스터와 상이한 채널 도전형을 갖는 제 5 트랜지스터를 포함하고,
상기 제 4 트랜지스터는 상기 제 5 트랜지스터에 전기적으로 접속되는, 반도체 장치. - 제 11 항에 있어서,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 용량 소자, 상기 제 3 트랜지스터의 게이트 전극, 및 상기 제 5 트랜지스터의 게이트 전극에 전기적으로 접속되는, 반도체 장치. - 제 11 항에 있어서,
상기 제 2 트랜지스터의 게이트 전극 및 상기 제 4 트랜지스터의 게이트 전극은 입력 신호선에 전기적으로 접속되는, 반도체 장치. - 제 11 항에 있어서,
상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 상기 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 스위칭 소자에 전기적으로 접속되고,
상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 제 3 트랜지스터에 전기적으로 접속되고,
상기 제 4 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 제 5 트랜지스터에 전기적으로 접속되는, 반도체 장치. - 제 11 항에 따른 상기 반도체 장치를 포함하는 기억 장치에 있어서,
복수의 상기 반도체 장치들은 매트릭스로 정렬되는, 기억 장치. - 제 19 항에 있어서,
상기 복수의 반도체 장치들 중 적어도 하나의 상기 출력 신호선의 전위의 변경을 검출하도록 구성된 검출 회로를 더 포함하고,
상기 검출 회로는 상기 전위의 변경이 상기 검출 회로에 의해 검출되는 경우 제 1 신호를 출력하고,
상기 검출 회로는 상기 전위의 변경이 상기 검출 회로에 의해 검출되지 않는 경우 상기 제 1 신호와 상이한 제 2 신호를 출력하는, 기억 장치. - 제 11 항에 있어서,
상기 제 1 연산 회로 및 상기 제 2 연산 회로 중 적어도 하나와 상기 스위칭 소자가 도전 상태인 경우 상기 출력 신호선에 제 3 신호가 출력되는, 반도체 장치.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI570891B (zh) | 2011-05-17 | 2017-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| JP6130175B2 (ja) * | 2013-03-15 | 2017-05-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102069808B1 (ko) * | 2013-05-16 | 2020-02-12 | 삼성디스플레이 주식회사 | 유기 발광 표시 패널 |
| US9607991B2 (en) | 2013-09-05 | 2017-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10305460B2 (en) | 2016-02-23 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Data comparison circuit and semiconductor device |
| WO2020075008A1 (ja) * | 2018-10-11 | 2020-04-16 | 株式会社半導体エネルギー研究所 | 車両警報装置 |
| JP7123860B2 (ja) * | 2019-06-17 | 2022-08-23 | 株式会社東芝 | 演算装置 |
| US20230282274A1 (en) * | 2022-03-02 | 2023-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and method of operating the same |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198186A (ja) | 1992-01-20 | 1993-08-06 | Mitsubishi Electric Corp | 連想メモリシステム |
| KR20010107521A (ko) * | 2000-05-26 | 2001-12-07 | 아끼구사 나오유끼 | 반도체 장치 |
| US6430073B1 (en) * | 2000-12-06 | 2002-08-06 | International Business Machines Corporation | Dram CAM cell with hidden refresh |
| US20020176270A1 (en) * | 2001-05-25 | 2002-11-28 | Fujitsu Limited | Content addressable memory device with advanced precharge timing |
| KR20060092265A (ko) * | 2006-05-19 | 2006-08-22 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체집적회로장치 |
| KR20070024680A (ko) * | 2004-06-01 | 2007-03-02 | 모사이드 테크놀로지스 인코포레이티드 | 감소된 매치라인 용량을 위한 터너리 내용 주소화 메모리셀 |
| US20110101331A1 (en) * | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8089793B1 (en) * | 2007-12-05 | 2012-01-03 | Netlogic Microsystems, Inc. | Dynamic random access memory based content addressable storage element with concurrent read and compare |
Family Cites Families (117)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3171836D1 (en) | 1980-12-08 | 1985-09-19 | Toshiba Kk | Semiconductor memory device |
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPS6396799A (ja) | 1986-10-13 | 1988-04-27 | Nec Corp | 連想メモリ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3175291B2 (ja) | 1992-04-27 | 2001-06-11 | カシオ計算機株式会社 | 連想メモリ |
| JPH07121444A (ja) | 1993-10-21 | 1995-05-12 | Fuji Xerox Co Ltd | 補助記憶装置 |
| JPH08180691A (ja) * | 1994-12-21 | 1996-07-12 | Kawasaki Steel Corp | 連想メモリセル |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| DE69635107D1 (de) | 1995-08-03 | 2005-09-29 | Koninkl Philips Electronics Nv | Halbleiteranordnung mit einem transparenten schaltungselement |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| US6304477B1 (en) | 2001-01-31 | 2001-10-16 | Motorola, Inc. | Content addressable magnetic random access memory |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| CA2342575A1 (en) | 2001-04-03 | 2002-10-03 | Mosaid Technologies Incorporated | Content addressable memory cell |
| US6888730B2 (en) | 2001-04-03 | 2005-05-03 | Mosaid Technologies Incorporated | Content addressable memory cell |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| US6760881B2 (en) * | 2001-10-16 | 2004-07-06 | International Business Machines Corporation | Method for combining refresh operation with parity validation in a DRAM-based content addressable memory (CAM) |
| US7061014B2 (en) | 2001-11-05 | 2006-06-13 | Japan Science And Technology Agency | Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| TW200302511A (en) | 2002-01-28 | 2003-08-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| TWI261358B (en) | 2002-01-28 | 2006-09-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| US7749818B2 (en) | 2002-01-28 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| CN1445821A (zh) | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法 |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7216284B2 (en) * | 2002-05-15 | 2007-05-08 | International Business Machines Corp. | Content addressable memory having reduced power consumption |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP2004295967A (ja) | 2003-03-26 | 2004-10-21 | Kawasaki Microelectronics Kk | 連想メモリ |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| KR101019337B1 (ko) | 2004-03-12 | 2011-03-07 | 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 | 아몰퍼스 산화물 및 박막 트랜지스터 |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| EP1812969B1 (en) | 2004-11-10 | 2015-05-06 | Canon Kabushiki Kaisha | Field effect transistor comprising an amorphous oxide |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| CA2585063C (en) | 2004-11-10 | 2013-01-15 | Canon Kabushiki Kaisha | Light-emitting device |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| CA2585071A1 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Field effect transistor employing an amorphous oxide |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI445178B (zh) | 2005-01-28 | 2014-07-11 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI505473B (zh) | 2005-01-28 | 2015-10-21 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| EP1770788A3 (en) | 2005-09-29 | 2011-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| CN101577231B (zh) | 2005-11-15 | 2013-01-02 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| WO2008133345A1 (en) | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Oxynitride semiconductor |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| JP5215158B2 (ja) | 2007-12-17 | 2013-06-19 | 富士フイルム株式会社 | 無機結晶性配向膜及びその製造方法、半導体デバイス |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| KR101591613B1 (ko) * | 2009-10-21 | 2016-02-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP6023453B2 (ja) | 2011-04-15 | 2016-11-09 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| US8729545B2 (en) | 2011-04-28 | 2014-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
-
2012
- 2012-05-09 JP JP2012107725A patent/JP6013773B2/ja not_active Expired - Fee Related
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198186A (ja) | 1992-01-20 | 1993-08-06 | Mitsubishi Electric Corp | 連想メモリシステム |
| KR20010107521A (ko) * | 2000-05-26 | 2001-12-07 | 아끼구사 나오유끼 | 반도체 장치 |
| US6430073B1 (en) * | 2000-12-06 | 2002-08-06 | International Business Machines Corporation | Dram CAM cell with hidden refresh |
| US20020176270A1 (en) * | 2001-05-25 | 2002-11-28 | Fujitsu Limited | Content addressable memory device with advanced precharge timing |
| KR20070024680A (ko) * | 2004-06-01 | 2007-03-02 | 모사이드 테크놀로지스 인코포레이티드 | 감소된 매치라인 용량을 위한 터너리 내용 주소화 메모리셀 |
| KR20060092265A (ko) * | 2006-05-19 | 2006-08-22 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체집적회로장치 |
| US8089793B1 (en) * | 2007-12-05 | 2012-01-03 | Netlogic Microsystems, Inc. | Dynamic random access memory based content addressable storage element with concurrent read and compare |
| US20110101331A1 (en) * | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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