KR20070024680A - 감소된 매치라인 용량을 위한 터너리 내용 주소화 메모리셀 - Google Patents

감소된 매치라인 용량을 위한 터너리 내용 주소화 메모리셀 Download PDF

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KR20070024680A
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모사이드 테크놀로지스 인코포레이티드
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Abstract

터너리 내용 주소화 메모리(CAM) 셀은 감소된 또는 최소화된 매치라인(ML) 커패시턴스와 미스매치의 경우에 매치라인과 꼬리라인 사이의 전류의 증가를 제공한다. CAM 셀의 속도는 일반적으로 ML 커패시턴스와 반비례하며, 전류와 비례한다. 종래의 터너리 CAM 셀은 다수의 매치라인 트랜지스터를 구비하며, 각각이 매치라인 커패시턴스에 기여한다. 본 발명의 실시예는 CAM 셀의 매치라인과 그라운드 라인 또는 꼬리라인 사이에서 하나의 매치라인 트랜지스터를 구비한다. 하나의 매치라인 트랜지스터는 비교회로로부터의 디스챠지 신호에 반응하여 매치라인을 꼬리라인에 결합한다. 비교 회로는 게이트 전압 레벨 제어 노드를 구동하는 풀업 부와 게이트 전압 레벨 제어 노드를 디스챠지하는 디스챠지 부로 나누어지며, 디스챠지 신호는 게이트 전압 레벨 제어 노드에서 제공된다.
풀업 부, 매치라인 트랜지스터, 디스챠지 부

Description

감소된 매치라인 용량을 위한 터너리 내용 주소화 메모리 셀{TERNARY CAM CELL FOR REDUCED MATCHLINE CAPACITANCE}
본 발명은 일반적으로 내용 주소화 메모리에 관한 것이다. 더욱 구체적으로, 본 발명은 내용 주소화 메모리를 위한 고속, 저전력 메모리 셀의 설계에 관한 것이다.
램(RAM)과 같은 통상의 메모리 시스템에서, 2진 숫자(bits)는 메모리 셀에 기억되고 액세스 된 위치와 관련된 선형 주소를 설정하는 프로세서에 의해 액세스 된다. 적절한 프로세서 제어를 위해서, 액세스 명령의 일부로서 메모리를 액세스하는 각각의 연산은 반드시 메모리 셀의 주소를 선언해야 한다. 통상의 메모리 시스템은 내용 기반 탐색에 대해 적합하게 잘 설계되어있지 않다. 통상의 RAM에서 내용 기반 탐색은 마이크로프로세서에 의해 제어되는 소프트웨어 기반 알고리즘 탐색을 필요로 한다. 다수의 메모리 액세스 연산이 탐색을 실행하기 위해 요구된다. 이러한 이유로 통상의 RAM에서의 탐색은 프로세서 자원을 사용하는 데 있어 빠르지 않으며 효과적 이지도 않다.
상술한 결함을 극복하기 위해서, 내용 주소화 메모리(CAM)라고 불리는 연상 메모리 시스템이 개발되었다. CAM은 셀들의 내용 참조가 가능하다. 이러한 특징 덕 분에, CAM은 처음에는 캐시 메모리 서브시스템 같은 검색 표(look up table) 구현예 용도로 실시되었으며, 현재 네트워킹 시스템에서 그 용도가 빠르게 증가하고 있다. CAM의 가장 가치있는 특징은 한번의 연산으로 복수 위치에 대한 탐색을 수행할 수 있는 능력이며, 탐색된 데이터("탐색 키"라고도 불린다)는 CAM 내에 기억된 데이터와 비교된다. 일반적으로 탐색 키는 탐색 라인에 로드되어 CAM에 기억된 워드와 비교된다. 탐색 연산 동안, 각각의 기억된 워드와 연관된 매치 또는 미스매치(mismatch) 신호가 매치라인에서 생성되며, 이 매치 라인은 탐색 키가 기억된 워드와 매치되는지 여부를 나타낸다.
CAM은 데이터를 셀 어레이에 기억하며, 셀은 일반적으로 SRAM 기반 셀 또는 DRAM 기반 셀이다. 최근까지, SRAM 기반 셀은 그 구현이 단순하기 때문에 가장 일반적이었다. 그러나 SRAM 기반 셀은 DRAM 기반 셀보다 많은 트랜지스터를 필요로 한다. 그 결과, SRAM 기반 CAM은 DRAM 기반 CAM보다 낮은 패킹 밀도를 갖는다.
전형의 CAM 블록도가 도1에 도시되었다. CAM(10)은 행과 열로 배열된 CAM 셀(도시하지 않음)의 메모리 어레이(25)를 포함한다. 열내의 미리 정해진 수의 CAM 셀은 데이터의 워드를 기억한다. 주소 디코더(17)를 이용하여 CAM 어레이(25) 내에서 임의의 열을 선택함으로써 선택된 열에 데이터를 기록하거나 선택된 열에서 데이터를 판독할 수가 있다. 비트 라인 같은 데이터 액세스 회로, 행 선택 장치 및 워드 라인 구동기가 데이터를 어레이(25) 내부 또는 외부로 전송하기 위해서 어레이(25) 내에 위치된다. CAM 셀의 각각의 열을 위해 CAM 어레이(25) 다음에 위치되는 것은 매치라인 감지 회로(도시하지 않음)이며, 이는 열에 기억된 워드에 대한 탐색 키의 성공적인 또는 성공적이지 않은 매치를 나타내는 결과를 출력하기 위한 탐색 연산 동안 사용된다. 모든 열에 대한 결과는 우선 순위 인코더(22)에 의해서 매치된 워드의 위치에 대응하는 주소(매치 주소)를 출력하도록 처리된다. 매치 주소는 매치 주소 출력 블록(19)에 의해 출력되기 전에 매치 주소 레지스터(18)에 기억된다. 데이터는 데이터 I/O 블록(11) 및 다양한 데이터 레지스터(15)를 통해 어레이(25)에 기록된다. 데이터는 데이터 출력 레지스터(23) 및 데이터 I/O 블록(11)을 통해 어레이(25)로부터 읽혀진다. CAM의 다른 구성 요소는 제어 회로 블록(12), 플래그 로직 블록(13), 다양한 제어 및 주소 레지스터 및 재생 카운터(20)를 포함한다. JTAG 블록 및 전압 공급 생성 블록은 선택적으로 도1과 결합하여 사용될 수 있으며, 이는 당업자에겐 명백하다.
도2는 일반적인 CAM 어레이(25)의 계층도를 도시한다. CAM 어레이(25)는 CAM 셀(30) 및 매치라인 감지 회로 블록(26)을 포함한다. CAM 어레이(25)의 CAM 셀(30)은 행과 열로 배열된다. 열의 CAM 셀(30)은 공통 매치라인(MLi),워드라인(WLi)과 그라운드 라인 또는 꼬리 라인(TLi)에 접속되고; 행의 CAM 셀(30)은 탐색 라인의 공통 쌍(SLjb/SLj) 및 비트라인의 공통 쌍(BLj/BLjb)의 공통 쌍에 접속되며, 여기서 i는 0에서 n 사이의 정수 값이며 j는 0에서 m 사이의 정수 값이다. 각각의 열을 위해 CAM 어레이(25)의 다음에 위치되는 것은 매치라인 감지 회로 블록(26)이다. 매치라인 감지 회로 블록(26)은 각각의 매치라인(MLi) 및 꼬리라인(TLi)에 접속된 매치라인 감지 회로(27)를 포함한다. MLi 및 TLi 모두 기억된 워드에 대한 탐색 키의 성공적인 또는 성공적이지 않은 매치를 나타내는 매치 신호(ML_OUT0 내지 ML_OUTn)를 출력하기 위한 탐색 연산 동안 사용된다. 매치라인(ML) 및 꼬리라인(TLi)은 그들 각각의 매치라인 감지 회로(27)에 접속되고 일부 구현예의 경우 꼬리라인(TLi)은 선택적으로 또는 영구적으로 그라운드에 접속될 수 있다. 도시하지는 않았지만, 매치라인 감지 회로(27)는 또한 그것의 연산을 제어하는 제어 신호를 수신하며 당업자라면 이러한 제어 신호가 회로의 적절한 연산을 위해 필요하다는 것을 이해할 것이다. 매치라인 및 꼬리라인이 열에서 각각의 CAM 셀에 접속하기 때문에, 동일한 열의 대다수의 셀에서 미스매치는 MLi와 TLi 사이에서 빠른 전압 차의 변화를 발생시킨다. 단지 몇 개의 CAM 셀에서의 미스매치는 보다 적은 전류를 방출하고 모다 느린 전압 차의 변화를 발생시킨다.
다수의 공지된 CAM 셀 방식이 존재한다. 이러한 방식 중 몇몇에 대한 설명을 포함하고 있는 좋은 자료는 INTEGRATION 23의 VLSI 저널(1997) pp. 171-188에서 개시된 Kennth J. Schulz의 "내용 주소화 메모리 코어 셀 조사"이며, 상기 자료의 내용은 본원에서 참고로 합체되었다. 꽤 많은 차이가 있지만, 상기 종래의 기술 중에서 가장 관련이 있는 방식이 도3A에 도시되었다. 이 방식은 2001년 11월 20에 발행된 미국 특허 NO. 6,320,777에서 기술된 일반적인 터너리 DRAM 기반 CAM 셀(30)이며, 이것의 내용은 참고로서 본원에 합체되었다. 셀(30)은 매치라인(ML)과 꼬리라인(TL) 사이에서 n-채널 비교 트랜지스터(32)와 병렬로 접속된 n-채널탐색 트랜지스터(31)를 포함하는 비교 회로를 구비한다. 탐색 라인(SLb)은 탐색 트랜지스터(31)의 게이트에 접속된다. 기억 회로는 워드라인(WL)에 접속되는 케이트를 구비하고 비트라인(BL)과 셀 판 전위(VCP) 사이에서 커패시터(34)와 병렬로 접속되는 n-채널 액세스 트랜지스터(33)를 포함한다. 전하 기억 노드(셀1)는 커패시터(34)에 기억된 전하에 따라, 즉 만약 셀1이 논리"1" 또는 논리"0" 이라면 트랜지스터(32)를 도통 또는 비도통 시키기 위해 비교 트랜지스터(32)의 게이트에 접속된다. 잔여 트랜지스터 및 커패시터는 터너리 데이터 비트의 나머지 반을 위해서 트랜지스터(31, 32, 33) 및 커패시터(34)를 복제하고, 대응하는 SL 및 BLb에 접속되며 터너리 데이터 기억을 지원하기 위해서 제공된다. 표1에 도시한 것처럼, 그것들은 함께 논리 "1", 논리 "0" 또는 "무정의(Don't care)"을 나타내는 터너리 값을 기억할 수 있다.
터너리 값 셀1 셀2
0 0 1
1 1 0
무정의 0 0
종래의 기술의 몇몇의 매치라인 감지 방식에서, 각각의 매치라인은 초기에 하이 내지 완전한 VDD 공급전압으로 미리 챠지된다. 매치라인은 만약 기억된 워드의 내용이 매치되지 않는다면, 즉 미스매치라면 트랜지스터(31, 32)의 채널을 통해 그라운드로 디스챠지 되지만, 탐색 키는 기억된 워드가 탐색 키와 매치된다면 VDD 레벨에 남아있는다. 각각의 매치라인 전압 레벨은 기준 전압에 대한 매치라인 전압 레벨의 비교 결과를 생성하는 매치라인 감지 회로에 의해 감지된다. 감지 방식에 다른 방법 또한 공지되었다. 그러나 매치라인 전압 레벨이 그라운드 또는 VDD 레벨로 디스챠지 될 것이기 때문에, 일반적으로 매치라인 전압 레벨은 미스매치가 발생하였을 때 변화한다. 매치의 경우에, 매치라인은 디스챠지 되지 않으며 매치라인 전압 레벨은 변화하지 않는다.
꼬리라인(TL)은 일반적으로 그라운드에 접속된다. n-채널 트랜지스터가 더욱 높은 효율성을 가지기 때문에, 모든 트랜지스터는 p-채널보다는 n-채널이 되도록 하는 경향이 있다. 터너리 DRAM의 연산에 대한 설명은 상술한 특허 허여된 미국 특허 번호 제6,320,777호에 자세히 설명되었다.
도3B는 전통적인 SRAM 기반 터너리 CAM 셀을 도시한다. 두 개의 메모리 셀, SRAM 셀 1 및 SRAM 셀2는 P 사이드와 Q 사이드에서 제공되며, 각각이 터너리 CAM 셀이다. SRAM 셀 1은 SRAM 셀 1의 노드에서 출력으로서 신호(SNP)를 제공하며 이는 도3B에서 트랜지스터(M2)의 게이트에 제공된다. SRAM 셀 2는 출력으로서 노드에서 신호(SNQ)를 제공하며, 이는 도3B에서 트랜지스터(M4)의 게이트에 제공된다. 트랜지스터(M1, M2)는 ML과 TL 사이에서 병렬로 접속되며 P 사이드에서 SRAM 셀 1과 관련한 탐색 연산을 수행하는데 사용된다. 트랜지스터(M3, M4)는 ML과 TL 사이에서 병렬로 접속되며 Q 사이드에서 SRAM 셀 2와 관련한 탐색 연산을 수행하는데 사용된다. 트랜지스터(M1, M2, M3, M5)는 소위 두 개의 탐색 스택을 구성한다.-각각의 쌍은 P 및 Q 사이드를 위한 각각의 탐색 스택으로서 제공된다.
도3B의 셀은 이하와 같이 연산한다. 정보는 아래의 표2에 따라 기억된다. 데이터는 탐색 스택의 적절한 연산을 위해 테이블에 도시된 것처럼 인코드 된다.
데이터 SNP SNQ SLP SLQ
0 0 1 1 0
1 1 0 0 1
"무정의" 0 0 0 0
표2: 도3B의 CAM 셀을 위한 터너리 데이터용 진리표
탐색 연산 이전에, 데이터는 잘 알려지고 이해된 기술을 사용하여 CAM 셀에 기록된다. 탐색은 탐색 키 정보를 탐색라인(SL)에 위치시킴으로써 시작된다. 셀은 기억된 데이터와 탐색 데이터 사이의 비교가 매치되었을 때 셀의 어느 사이드도(P 사이드 또는 Q 사이드) M1과 M2 또는 M3과 M4를 통해 매치라인(ML)과 꼬리라인(TL) 사이에서 전도성 경로를 생성하지 않도록 배열된다. 그러나 만약 미스매치가 존재한다면, 셀의 적어도 하나의 탐색 스택은 전도성이 될 것이며 이는 ML 전압을 TL 전압 레벨과 동일하게 만들 것이다. 감지 방식은 다수의 상이한 방법으로 만들어질 수 있으며 그것의 주기능은 기억된 데이터와 탐색 키 사이에 매치가 존재하는지 여부를 결정하고 미스매치의 경우 ML과 TL 사이에 전도성 경로를 제공하는 것이다. 하나의 ML 상에 더 많은 CAM 셀이 위치할수록, 점 더 적은 수의 감지 증폭기가 필요하기 때문에 CAM은 더욱 조밀해진다. 그러나 동일한 ML 상의 셀의 개수에 비례하여 증가하는 축적된 기생 커패시턴스로 인해 성능에 손상이 있ㄷ.
집적 CAM의 설계에서 가장 큰 도전은 탐색 연산 동안 ML의 큰 커패시턴스를 다루는 일이다. 이는 3 개의 영역에서 문제를 노출한다. 첫 번째로, 탐색 연산의 속도는 전도성 경로가 존재하는지 여부가 나타난 것을 감지하였을 때 얼마나 빠르게 ML 전압 레벨을 변경할 수 있는지에 제한된다. 상기 속도는 ML 기생 커패시턴스의 값 및 매치라인과 꼬리라인 사이의 전도성 경로의 전류 값에 비례한다. ML과 TL 사이에서 커패시턴스(C) 및 전도성 경로 전류(I)를 갖으며 전압 차(V 볼트)를 발생시키는 ML 대 TL 전압을 위한 시간(t)에 대한 식은 t=CV/I 이다. 본원에 참고로 합체된 발명자 김(Kim) 등의 2003년 6월 24자로 특허 허여된 미국 특허 제 6,584,003호에서 설명된 것처럼 매치라인을 좀 더 작은 섹션으로 분할함으로써 ML 커패시턴스를 감소시키는 것이 가능하다. 그러나 이러한 ML 커패시턴스 감소는 추가적인 감지 회로가 필요하기 때문에 실리콘 면적의 희생을 가져온다. 둘째로, 탐색 연산 동안 대략적인 전력 버짓(budget)은 약 40% SL 전력, 40% ML 전력 및 20%의 주변기기 회로 전력을 예상할 수 있다. 탐색 연산 전력이 CAM 칩에 대해 가장 큰 동적 전력 소비라는 것을 기억해야 한다. ML 파워는 CV2f에 비례하며, ML 커패시턴스의 감소는 직접적으로 탐색 전력 소비의 매치라인 비율을 감소시킬 것이다. 셋째로, 모든 매치라인 감지 증폭기는 탐색 연산 동안 동시에 기동 되기 때문에, 커다란 전력 스파이크가 생성된다. 이는 현저한 전력 레일 노이즈(rail noise) 또는 전력 그리드 와해를 발생시키기 때문에 특히 문제가 된다.
ML 커패시턴스는 각각의 이하 구성요소로부터 부여된다; 즉 ML의 와이어 커패시턴스; 및 M1, M2, M3 및 M4의 소스 및 드레인 커패시턴스이며, 이는 차례로 다수의 구성요소로 각각 이루어져 있다. 후자는 또한 탐색 키로부터 어떤 데이터 패턴이 사용되느냐에 따라 변한다. 사실 탐색라인 중 하나가 하이(high)일 때 가장 안 좋은 경우의 ML 커패시턴스가 발생되는 것을 알 수 있다.
CAM 셀은 매치라인에 직접 접속된 2 개의 트랜지스터를 구비하며, 각각의 트랜지스터는 상술한 것처럼 매치라인 커패시턴스에 기여한다. 4개까지의 트랜지스터가 일반적으로 두 개의 탐색 스택에서 메모리 셀의 각각의 면 중 하나에 제공된다. 상기 CAM 셀은 예를 들어 이하의 3 개의 참조에서 기술된다; 2002년 11월 19일에 발행된 미국 특허 제 6,483,733호, 발명자 V. Lines 등(Mosaid Tecnologies Inc.); 1999년 9월 7일에 발행된 미국 특허 제 5,949,696호, 발명자 N.B. Threewitt(Cypress Semiconductor Corporation); 2002년 7월 9일에 발행된 미국 특허 제 6,418,042호, 발명자 Srinivasan 등(NetLogic Microsystem, Inc).
2000년 11월 28일 발행된 Nataraj 등의 미국 특허 제 6,154,384호는 터너리 내용 주소화 메모리 셀에 대해 설명하며, 이는 제1 메모리 셀, 비교 회로, 제2 메모리 셀 및 마스크 회로를 포함한다. 미국 특허 제 6,154,384호의 비교 회로는 상술한 특허처럼 두 개의 스택에서 4 개의 트랜지스터를 사용하지 않으며 오히려, 비교 기능을 수행하는 3 개의 트랜지스터를 포함함으로써 매치라인 커패시턴스를 다소 감소시킨다. 그러나 속도를 개선하고 전력 소비 및 노이즈를 감소시키기 위해서 매치라인 커패시턴스를 훨씬 더 감소시켜야할 필요가 있다.
그러므로 매치라인과 꼬리라인 사이의 전도성 경로를 위한 감소된 매치라인 커패시턴스 및 증가된 전류를 제공하는 터너리 CAM 셀을 제공하는 것이 요구된다.
본 발명의 목적은 상술한 터너리 CAM 셀의 적어도 하나의 단점을 제거하거나 완화하는 것이다.
본 발명의 목적은 좀 더 낮은 매치라인 커패시턴스나 보다 큰 전도성 경로 전류 중 적어도 하나를 발생시키는 개선된 터너리 CAM 셀을 제공하는 것이다. 이는 트랜지스터를 더욱 빠르게 하고, CAM 집적 회로를 위해 전력과 노이즈를 낮춘다.
본 발명은 매치라인의 커패시턴스를 감소시키고 전도성 경로 전류를 증가시키는 몇몇의 회로 기술을 설명한다. IC의 개선된 속도 및 감소된 전력은 이러한 개선점과 직접 비례한다.
효과적인 실리콘 면적 이용을 제공하기 위해서 셀 크기(트랜지스터 집적도(count) 및 구조)를 최소한으로 유지하는 CAM을 포함하는 메모리 설계가 중요한 목적이다. 본 발명의 실시예는 공지된 방식과 비교하여 좀 더 높은 트랜지스터 집적도를 가지나 ML 커패시턴스는 감소시키고 전도성 경로 전류는 효과적으로 증가시킨 몇몇의 신규한 셀 방식을 소개한다. 이는 좀 더 나은 탐색 성능을 실현시켜서 좀 더 적은 지원 회로를 필요로 하며 전력을 낮추고 속도 연산을 높이는 것을 가능하게 한다. 제1 측면에서, 본 발명은 비트 라인, 제1 및 제2 탐색 라인 워드 라인, 매치라인, 꼬리 라인 및 제1 및 제2 메모리 셀을 구비한 터너리 내용 주소화 메모리(CAM) 셀을 제공한다. 내용 주소화 메모리 셀은 제1 및 제2 메모리 셀로부터 기억된 데이터를 수신하며, 탐색 라인으로부터 탐색 데이터를 수신하는 비교 회로를 포함한다. 상기 비교회로는 탐색 데이터에 대응하여 탐색 데이터와 기억된 데이터의 비교를 수행하며, 비교가 미스매치 상태의 결과가 나왔을 때 디스챠지 신호를 제공한다. 내용 주소화 메모리 셀은 또한 매치라인을 디스챠지 신호에 반응하여 꼬리라인에 결합시키기 위한 하나의 매치라인 트랜지스터를 포함한다.
비교 회로는 게이트 전압 레벨 제어 노드를 구동하는 풀업(pull-up) 부 및 게이트 전압 레벨 제어 노드를 디스챠지하는 디스챠지부를 포함하며, 디스챠지 신호는 게이트 전압 레벨 제어 노드에서 제공된다. 하나의 매치 트랜지스터는 디스챠지된 신호를 수신하기 위해 게이트 전압 레벨 제어 노드에 결합된 게이트 터미널을 가질 수 있다.
신호 매치라인 트랜지스터는 n 타입일 수 있으며 매치라인과 결합된 드레인 터미널 및 꼬리라인과 결합된 소스 터미널을 구비한다. 다수의 실시예가 본 상황에 대해서 논의된다.
일실시예에서, 풀업 부는 제1 및 제2 n 타입 풀업 트랜지스터를 포함하면, 제1 n-타입 풀업 트랜지스터는 제1 탐색라인을 게이트 전압 레벨 제어 노드에 결합하며, 제2 n-타입 트랜지스터는 제2 탐색 라인을 게이트 전압 레벨 제어 노드에 결합한다. 제1 n-타입 풀업 트랜지스터는 제1 메모리 셀로부터 기억된 데이터를 수신하기 위한 게이트 터미널을 구비하며 제2 n-타입 풀업 트랜지스터는 제2 메모리 셀로부터 기억된 신호를 수신하기 위한 게이트 터미널을 구비한다. 디스챠지 부는 게이트 전압 레벨 제어 노드와 전압 공급부, 예를 들어 그라운드 또는 VSS 사이에서 서로 병렬로 접속된 제1 및 제2 n-타입 디스챠지 트랜지스터를 포함할 수 있다. 이러한 경우, 제1 n-타입 디스챠지 트랜지스터는 제1 메모리로 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비할 수 있으며 제2 n-타입 디스챠지 트랜지스터는 제2 메모리 셀로부터 기억된 메모리를 수신하는 게이트 터미널을 구비할 수 있다.
또 다른 실시예에서, 풀업 부는 두 개의 가지를 갖는 풀업 탐색 스택을 포함할 수 있으며, 각각의 가지는 게이트 전압 레벨 제어 노드를 전압 공급부에 결합한다. 각각의 가지는 한 쌍의 병렬로 접속된 p-타입 트랜지스터를 포함하며, 여기서 하나의 가지는 p-타입 트랜지스터의 게이트 터미널에서 제1 탐색라인으로부터 데이터 및 제1 메모리 셀로부터 기억된 데이터를 수신하며, 다른 가지는 p-타입 트랜지스터의 게이트 터미널에서 제2 탐색 라인으로부터 데이터 및 제2 메모리 셀로부터 기억된 데이터를 수신한다.
추가적인 실시에에서, 풀업 부는 전압 공급부를 프리 챠지 신호에 반응하여 풀업 탐색 스택에 결합하는 프리 챠지(pre-charge) 트랜지스터를 추가로 포함할 수 있다.
또 다른 추가적인 실시예에서, 디스챠지 부는 두 개의 가지를 구비한 디스챠지 탐색 스택을 포함할 수 있고, 각각의 가지는 게이트 전압 레벨 제어 노드를 전압 공급부에 결합한다. 각각의 가지는 한 쌍의 병렬로 접속된 n-타입 트랜지스터를 포함하고, 하나의 가지는 n-타입 트랜지스터의 게이트 터미널에서 제2 탐색 라인으로부터 데이터를 수신하고 제1 메모리 셀로부터 기억된 데이터를 수신하며, 다른 가지는 n-타입 트랜지스터의 게이트 터미널에서 제1 탐색라인으로부터 데이터를 수신하고 제2 메모리 셀로부터 기억된 데이터를 수신한다.
또 다른 실시예에서, 디스챠지 부는 게이트 전압 레벨 제어 노드를 프리 챠지 신호에 반응하여 그라운드 또는 VSS에 결합하는 신호 디스챠지 트랜지스터를 포함할 수 있다.
추가적인 실시예에서, 신호 매치라인 트랜지스터는 n-타입일 것이며 디스챠지 신호를 수신하기 위해 게이트 전압 레벨 제어 노드에 결합된 게이트 터미널을 갖는다. 풀업 부는 게이트 전압 레벨 제어 노드와 전압 공급부 사이에서 서로 병렬로 접속된 제1 및 제2 p-타입 풀업 트랜지스터를 포함할 수 있다. 제1 p-타입 풀업 트랜지스터는 제1 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비할 수 있으며, 제2 p-타입 풀업 트랜지스터는 제2 메모리 셀로부터 기억된 데이터를 수신하기 위한 게이트 터미널을 구비할 수 있다. 디스챠지 부는 제1 및 제2 p-타입 디스챠지 트랜지스터를 포함하며, 제1 p-타입 디스챠지 트랜지스터는 제1 탐색라인을 게이트 전압 레벨 제어 노드에 결합하고, 제2 p-타입 디스챠지 트랜지스터는 제2 탐색라인을 게이트 전압 제어 노드에 결합한다. 제1 p-타입 디스챠지 트랜지스터는 제1 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 포함하며, 제2 p-타입 디스챠지 트랜지스터는 제2 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비한다.
제1 및 제2 메모리 셀은 SRAM 셀 이거나 DRAM 셀일 것이다.
또 다른 측면에서, 본 발명은 매치라인, 기억된 데이터와 탐색 데이터 사이의 비교에 반응하여 비교 결과 신호를 제공하는 비교회로를 포함하는 CAM 셀 및 매치라인을 어서트(assert)된 비교 결과 신호에 반응하여 디스챠지 노드에 결합하는 신호 트랜지스터를 포함한다.
본 발명의 또 다른 측면 및 특징은 당업자라면 첨부된 도면과 함께 이하에 기술된 특정 실시예를 검토함으로써 명백해 질 것이다.
도1은 일반적인 CAM의 블록도.
도2는 일반적인 CAM 어레이의 계층도.
도3A는 DRAM 메모리 셀을 사용하는 종래의 기초 터너리 CAM 셀.
도3B는 SRAM 메모리 셀을 사용하는 종래의 기초 터너리 CAM 셀.
도4는 본 발명의 실시예에 따라 감소된 ML 커패시턴스를 갖는 터너리 CAM 셀의 블록도.
도5는 본 발명의 실시예에 따라 감소된 ML 커패시턴스를 갖는 터너리 CAM 셀을 도시한 도면.
도6은 PMOS 구현을 사용하는 본 발명의 또 다른 실시예에 따라 감소된 ML 커패시턴스를 갖는 터너리 CAM 셀을 도시한 도면.
도7은 CMOS 구현을 사용하는 본 발명의 또 다른 실시예에 따라 감소된 ML 커패시턴스를 갖는 터너리 CAM 셀을 도시한 도면.
도8은 프리 챠지 기능을 갖는 CMOS 구현예를 이용한 본 발명의 또 다른 실시예에 따라 감소된 ML 커패시턴스를 갖는 터너리 CAM 셀을 도시한 도면.
도9는 단순화된 프리 챠지 기능을 갖는 CMOS 구현예을 이용한 본 발명의 또 다른 실시예에 따라 감소된 ML 커패시턴스를 갖는 터너리 CAM 셀을 도시한 도면.
일반적으로, 본 발명은 감소된 또는 최소화된 매치라인(ML) 커패시턴스 및 미스매치의 경우에 매치라인과 꼬리라인 사이의 증가된 전류를 제공하는 터너리 내용 주소화 메모리(CAM)를 제공한다. CAM 셀의 속도는 일반적으로 ML 커패시턴스에 반비례하며, 전류와 비례한다. 종래의 터너리 CAM 셀은 다수의, 일반적으로 4개의 매치라인 트랜지스터를 구비하며, 각각 매치라인 커패시턴스에 기여한다. 본 발명의 실시예에 따른 터너리 CAM 셀은 매치라인과 CAM 셀의 그라운드 라인 또는 꼬리라인 사이에서 하나의 매치라인 트랜지스터를 구비한다. 하나의 매치라인 트랜지스터는 매치라인을 비교 회로로부터의 디스챠지 신호에 반응하여 꼬리라인에 결합한다. 비교 회로는 게이트 전압 레벨 제어 노드를 구동하는 풀업 부와 게이트 전압 레벨제어 노드를 디스챠지하는 디스챠지부로 나누어질 수 있으며, 디스챠지 신호는 게이트 볼트 레벨 제어 노드에서 제공된다. 실시예는 각각이 상이한 특징을 갖는 각각의 부분을 위해 상기한 트랜지스터 외형으로 제공된다.
본 설명에서, n-타입, n-채널 및 NMOS라는 용어는 호환적으로 사용된다. 유사하게, p-타입, p-채널 및 PMOS라는 용어는 호환적으로 사용된다. 꼬리 라인이라는 용어는 본원에서 당업자에게 알려진 바처럼 그라운드 라인 또는 꼬리 라인을 나타내는데 사용된다.
본 설명에서, CAM 셀의 P 사이드 및 Q 사이드는 각각 제1 메모리 셀과 제2 메모리 셀로 호칭될 것이다. SLP는 본원에서 제1 탐색라인으로부터의 데이터를 나타내는데 사용되며, SLPb는 본원에서 제1 탐색라인으로부터의 데이터의 컴플리먼트(complement)를 나타내는데 사용된다. SNP는 제1 메모리 셀로부터 기억된 데이터를 나타내는데 사용되며, SNPb는 제1 메모리 셀로부터 기억된 데이터의 컴플리먼트 를 나타내는데 사용된다. SLQ 본원에서 제2 탐색라인으로부터의 데이터를 나타내는데 사용되며, SLQb는 본원에서 제2 탐색라인으로부터의 기억된 데이터의 컴플리먼트를 나타내는데 사용된다. 상기 각각의 라벨은 도면에 도시되며 관계를 설명한다. 매치의 경우, 매치라인은 꼬리라인과 동일하게 되지 않고, 매치라인 전압 레벨은 변하지 않는다. 이는 본원에서 논의되는 모든 실시예에 적용된다.
다른 말로, 본 발명은 비트라인, 제1 및 제2 탐색라인, 워드 라인, 매치라인, 꼬리라인 및 제1 및 제2 메모리 셀을 구비한 터너리 내용 주소화 메모리(CAM)를 제공한다. 상기 내용 주소화 메모리 셀은 제1 및 제2 메모리 셀로부터 기억된 데이터를 수신하고 탐색라인으로부터 탐색 데이터를 수신하는 비교 회로를 포함한다. 비교 회로는 탐색 데이터에 응답하여 기억된 데이터와 탐색 데이터의 비교를 수행하며, 비교 결과가 미스매치 상태가 되었을 때 디스챠지 신호를 제공한다. 내용 주소화 메모리 셀은 또한 디스챠지 신호에 응답하여 매치라인 전압을 꼬리라인에 결합하는 하나의 매치라인 트랜지스터를 포함한다.
바람직하게는, 탐색 및 비교 회로(102)는 풀업 부(106)와 디스챠지 부(108)를 포함하는 것이 좋다. 일반적으로, CAM 셀은 디스챠지 부와 풀업 부 모두를 포함하지는 않는다. 즉 구성 요소는 모두 디스챠지 구성요소이다. 일반적으로 적절한 상태에서, 풀업 부는 노드(NX)를 VDD같은 양극 공급 전압으로 풀업하고; 디스챠지 부 또는 풀 다운 부는 노드 NX를 디스챠지하거나 Vss로 풀 다운한다. 비교 회로는 게이트 전압 레벨 제어 노드를 구동하기 위한 풀업 부를 포함하고, 게이트 전압 레벨 제어 노드를 디스챠지하기 위한 디스챠지 부를 포함하며, 디스챠지 신호는 게이트 전압 레벨 노드에서 제공된다. 신호 매치라인 트랜지스터는 디스챠지 신호를 수신하는 게이트 전압 레벨 제어 노드에 결합된 게이트 터미널을 갖는다. 나중에 좀 더 자세히 논의될 것과 같이, 본 발명의 실시예에서 풀업 부(106)는 노드(NX)와 VDD 사이에 접속된 복수의 디스챠지 트랜지스터를 포함할 수 있다.
다른 방법으로 설명하면, 도4에 도시된 일반적인 실시예는 매치라인의 전압을 꼬리라인과 결합하기 위해 ML과 TL 사이에 결합된 신호 장치를 포함하며, 그로 인해서 ML 커패시턴스를 감소시키거나 최소화시키고 전류를 증가시킨다. 상기에 논의된 바처럼, ML 커패시턴스는 ML에 접속된 임의의 장치의 커패시턴스 뿐 아니라 매치라인 금속 트랙의 커패시턴스로 구성되어 있다. 매치라인 금속 트랙의 커패시턴스는 항상 대안적인 접근 방법으로 표현되기 때문에, 장치에 의해 발생되는 잔여 커패시턴스의 차이가 고려되어야 한다. 도4에 도시된 경우에서, 잔여 ML 커패시턴스는 종래의 CAM 셀에서의 다중 장치의 커패시턴스와 대조되는 하나의 장치에서의 커패시턴스이다.
CAM 코어에서, 트랜지스터는 최소 폭(W)과 길이(L)를 갖는다. 즉, 최소한의 공간을 차지한다. 제1 순위의 효과만을 고려하면, L이 기술에 의해 결정되는 최소 값으로 유지된다. 이는 감소한 L은 2 가지 긍정적인 효과를 가지기 때문이다; 즉, 전류가 상승하고; 트랜지스터의 게이트-소스 및 게이트-드레인 커패시턴스가 감소한다.
L을 최소값으로 유지하는 것은 또한 3가지의 부정적인 효과도 가지고 있다; 트랜지스터 드레인 임피던스가 감소하고; 트랜지스터 소스-드레인 커패시턴스가 증가하며; 소스-드레인 누출 전류가 증가한다. 마찬가지로, W를 최소값으로 유지하는 것은 긍정적인 효과(트랜지스터의 모든 커패시턴스 성분이 감소한다)와 부정적인 효과(전류가 감소한다)를 가진다. 이러한 모든 효과는 풀업 부 및 셀의 디스챠지 부에서 트랜지스터의 성능에 대해 임계적 영향을 갖지 않는다. 따라서 상기 트랜지스터를 위한 W 및 L은 최소가 된다.
그러나 매치라인 트랜지스터에 대해서, 상기 효과의 영향은 중대하다. 이러한 이유로, 매치라인 트랜지스터를 위한 W 및 L은 종종 최적화되어야 한다. 최적 크기는 회로 구현보다는 공정 특성에 의해 결정된다. 본원에 기술된 모든 실시예에서, 풀업 및 풀 다운 트랜지스터의 크기는 대체로 공정 제한사항에 의해 결정된 최소값이며 매치라인 트랜지스터의 크기는 동일한 공정에서 CAM 셀의 모든 회로 구현을 위해 동일한 경향을 갖는다. 그러므로 동일한 공정에서 구현된 두 개의 CAM 셀이 차지하는 실리콘 면적의 차이는 트랜지스터 크기보다는 트랜지스터 개수에 의해 결정될 것이다.
종래의 기술에서, 터너리 CAM 셀은 일반적으로 좀 더 낮은 전류가 매치라인과 결합된 장치(예를 들어 도3B의 M1, M2, M3, M4)를 통해 흐를 수 있도록 제공된다. 게다가, 이러한 낮은 전류는 높은 커패스턴스와 함께 발생한다. 반면에 본 발명의 실시예는 매치라인의 결합된 장치를 통해 흐르는 전류를 증가시키면서 커패시턴스를 최소화하는 것을 추구한다. 종래의 터너리 CAM 셀 배열이 전류 및 커패시턴 스 단위로 결정되었다고 가정한다. 다음으로, 직접 또는 간접으로 ML에 접속된 각각의 트랜지스터가 커패시턴스에 대한 일반적인 단위 값 1에 기여한다고 가정하자(2 트랜지스터는- 2단위). 본 발명의 실시예로서 2 개의 라인(또는 하나의 라인과 그라운드) 사이에 1 개의 트랜지스터는 전류의 1단위를 끌어올리는 반면에, 종래의 병렬로 연결된 2개의 트랜지스터는 단지 1/2의 전류 단위만을 끌어올린다. 본 발명의 설계의 목적은 가능한 작게 트랜지스터의 개수를 유지하고 칩 공간 변환하면서 전류를 증가시키고 커패시턴스를 감소시키는 것이다. 이는 부가적인 실리콘 면적 또는 전력 소비 없이 ML의 감지 속도 증가를 가져온다.
도5는 본 발명의 실시예의 따른 감소된 ML 커패시턴스를 갖는 터너리 CAM 셀을 도시한 도면이다. 하나의 매치라인 트랜지스터(104)는 하나의 n-타입 소자(110)이며 매치라인과 결합된 드레인 터미널 및 꼬리라인에 결합된 소스 터미널을 갖는다. 상기 n-타입 트랜지스터(110)는 기억된 데이터와 탐색 라인 데이터가 미스매치인 경우 켜진다. 게이트 전압 레벨 제어 노드 또는 노드(NX)는 매치라인 트랜지스터(104)의 게이트에서 정의된다. 풀업 부(106)는 두 개의 n-타입 풀업 트랜지스터(112, 114)를 포함하며, 각각 병렬로 접속된다. 제1 n-타입 풀업 트랜지스터(112)의 게이트에는 SNP 신호가 제공되며, 드레인은 SLP에 접속되고, 소스는 노드(NX)에 접속된다. 제2 n-타입 풀업 트랜지스터(114)의 게이트는 SNQ 신호가 제공되며, 드레인은 SLQ에 접속되며 소스는 노드(NX)에 접속된다. 디스챠지 부(108)는 두 개의 n-타입 디스챠지 트랜지스터(122, 124)를 포함하며, 병렬로 접속되어있다. 제1 n-타입 디스챠지 트랜지스터(122)의 드레인은 노드(NX)에 접속되며, 게이트는 SNPb 노드에 접속되고 소스는 제2 n-타입 디스챠지 트랜지스터(124)의 트레인에 접속된다. 제2 n-타입 트랜지스터(124)의 게이트는 SNQb 신호에 접속되며, 소스는 VSS에 접속된다. 게이트 전압 레벨 제어 노드 또는 노드(NX)는 트랜지스터(112, 114, 122)의 공통 드레인/소스 터미널에 위치된 노드로 설명될 수 있다.
탐색 연산 동안, 데이터는 탐색 라인(SLP, SLQ)에 적용되며, 트랜지스터(112, 114, 122, 124)와 연관된 논리를 통해 노드(NX)에서 적절한 매개 신호를 발생시킨다. 만약 기억된 데이터가 탐색 키와 매치한다면, 낮은 전압 레벨이 매치라인 트랜지스터(110)를 가로지리는 비-전도성 경로에 의해 노드(NX)에 나타난다. 만약 미스매치가 존재한다면, 매개 노드(NX)는 하이(high)가 되며 트랜지스터(110)를 가로지르는 전도성 경로가 존재한다. 셀의 기억된 터너리 "무정의" 경우에, 낮은 신호가 풀업 트랜지스터(112, 114)의 게이트에 적용되며, 풀 다운 부 없이 노드(NX)는 플로팅(floating) 상태로 남아있기 때문에, 디스챠지 트랜지스터(122, 124)가 필요하다. 이러한 이유로, 트랜지스터(122, 124)를 통해 NX는 낮게 풀(pull) 되어야 할 필요가 있다. 다른 말로, 매치라인 트랜지스터(110)를 가로지르는 전도성 경로가 존재하느냐 비전도성 경로가 존재하느냐에 따라 검출되는 매치의 발생여부는 노드(NX)에 나타나는 매개 신호에 의해서 결정된다. 트랜지스터(112, 122)는 셀의 P 사이드를 위해서 각각 탐색 트랜지스터와 비교 트랜지스터로 간주한다. 마찬가지로, 트랜지스터(114, 124)는 셀의 Q 사이드를 위해 각각 탐색 트랜지스터와 비교 트랜지스터로 간주한다.
다른 방법으로 도5의 실시예의 몇몇 측면을 설명하면, 풀업 부는 제1 및 제2 n-타입 풀업 트랜지스터를 포함할 수 있으며, 제1 n-타입 풀업 트랜지스터는 제1 탐색라인을 게이트 전압 레벨 제어 노드에 결합하며, 제2 n-타입 풀업 트랜지스터는 제2 탐색 라인을 게이트 전압 제어 노드에 결합한다. 제1 n-타입 풀업 트랜지스터는 제1 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비하며, 제2 n-타입 풀업 트랜지스터는 제2 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비한다. 디스챠지 부는 게이트 전압 레벨 제어 노드와 전압 공급부 사이에서 서로 병렬로 접속된 제1 및 제2 n-타입 디스챠지 트랜지스터를 포함하며, 이러한 경우 제1 n-타입 디스챠지 트랜지스터는 제1 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비하며, 제2 n-타입 트랜지스터는 제2 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비한다.
도5에 도시한 실시예에서, 데이터는 표준 SRAM의 쓰기 연산을 사용하여 셀에 기억된다. 본 발명의 상기 실시예에서, 한쪽 사이드만을 사용하는 종래의 기술과는 대조적으로 본 발명의 실시예는 SRAM 셀의 양쪽 면으로부터 정보를 사용한다는 것을 유념해야 한다. 이는 셀이 대칭적일수록 셀의 노이즈 내성이 좋아지며 읽기 및 쓰기를 위한 여유도(margin)가 좀더 좋게 균형잡힌다는 접에서 유리하다. 실시가 SRAM 메모리 셀과 관련하여 기술되었지만, 본 발명의 실시예는 대안적으로 DRAM 메모리 셀 또는 기타 적절한 메모리 셀에서도 실시될 수 있다는 것을 유념해야 한다. 도5의 실시에서, 종래의 실시와 비교하여 전류는 최대화되며(상술한 것처럼 1단위), 커패시턴스는 최소화된다(역시 1단위).
도3B의 종래의 기술과 도5의 본 발명의 가능한 일 실시예를 비교하면, 종래의 방식은 최악의 경우 ML과 접속된 3 개의 트랜지스터를 구비할 수 있다는 것을 알아챌 수 있다. 트랜지스터(M1, M3)는 직접 접속되며 SLP/SLQ가 터너리 "1" 또는 터너리 "0"을 옮기는 경우 M2 또는 M4 중에 하나는 전도성 M1 또는 M3를 통해 접속된다. 이는 종래의 방식의 의한 트랜지스터에 의해 발생된 ML 커패시턴스 부분이 3단위로 통상적으로 측정된다는 것을 의미한다. 도5의 방식에서, ML에 접속된 하나의 트랜지스터만이 존재하기 때문에 커패시턴스 1단위만이 수집된다. 전류를 비교하면, 종래의 기술의 경우 병렬로 접속된 한 쌍의 트랜지스터만이 동시에 전도할 수 있기 때문에(M1-M2 쌍 또는 M3-M4 쌍) 전류는 단지 1/2 단위라는 것을 쉽게 발견할 수 있다. 본 발명의 도5의 실시예에서는 하나의 트랜지스터가 ML과 TL 사이에서 전도성이며 병렬로 접속된 트랜지스터의 연쇄가 아니기 때문에 전류 1단위가 끌어올려 질 수 있다. 비교의 결론은 본 발명의 의해서 제공되는 방식은 거의 2 배가 높은 전류와 3 배가 작은 커패시턴스를 갖는다는 것이다. 물론, 이는 좀 더 많은 트랜지스터 개수를 발생시킨다; 새로운 셀은 1 개의 추가적인 트랜지스터를 포함한다. 그러나 새로운 셀이 좀 더 많은 영역을 점유하는 것은 중요한 문제가 되지 않는다. 종래의 기술은 4 개의 매치라인 트랜지스터를 갖는 반면 새로운 방식은 1개만을 구비하며 이는 최적화되어 있고 W 및 L은 최소화될 필요가 없다. 그러므로 새로운 셀은 4 개의 최소화된 크기의 소자 및 좀 더 큰 크기가 될 가능성이 있는 1개의 최소화되지 않은 소자를 갖는 반면에, 종래의 방식은 4 개의 좀 더 큰 소자를 구비한다. 동일한 전급 방식이 종래의 기술의 CAM 셀 방식과 본 발명의 다른 실시 예를 비교하는 경우에도 사용된다.
본 설계의 장점은 도3B의 종래의 터너리 CAM 셀 설계에 비해 1개의 추가적인 트랜지스터를 필요함에도 불구하고, 본 발명의 실시예에 따라 오직 하나의 트랜지스터만이 ML에 결합되기 때문에 ML 커패시턴스가 현저하게 감소한다는 것이다. 그러므로 매치라인 금속 트랙의 커패시턴스에 추가로, ML 커패시턴스의 잔여 부분은 단지 하나의 매치라인 트랜지스터(110)에 의해 결정되지만, 종래의 특정 실시예는 이와 대조적으로 4 개의 트랜지스터의 조합에 의해 결정된다. 트랜지스터(110)를 작게 함으로써 임의의 처리과정을 위해 ML 커패시턴스를 최소화하는 것이 가능하다. ML과 TL 사이에 하나의 소자만을 갖음으로써 스택 소자를 갖는 것에 비해 개선된 점을 갖는다.
도5, 도2에 도시된 것처럼 복수의 터너리 CAM 셀을 실시할 때, 약한(weak) "1"이라고 알려진 현상이 셀의 노드(NX)에서 관찰된다. 약한 "1"은 복수의 터너리 CAM이 SLP와 SLQ 라인을 공유할 때 발생한다. 상기 셀은 병렬로 탐색라인에 접속되기 때문에, 탐색라인 구동기가 과부하 되며 VDD 보다 약간 낮은 전압이 동일한 탐색 라인에 접속된 모든 셀의 노드(NX)에서 관찰될 수 있다. 전압 레벨이 노드(NX)에서 VDD 인 경우에 강한 "1"이 나타나는 것과 반대로, 노드(NX)에서 전압 레벨이 VDD 보다 작을 때는 약한 "1"로서 기술할 수 있다. 추가적인 실시예에서 몇몇의 설계의 변경은 약한 "1" 문제에 대해 언급할 것이다.
도6 내지 도8는 본 발명의 다양한 실시예를 도시한다. 각각의 대안적인 실시 예는 풀업 부 및 디스챠지부에 대한 상이한 외형을 나타낸다. 셀에 상이한 실시에 대해서 상이한 개수의 트랜지스터가 존재하고 PMOS 및 NMOS 소자의 개수 또한 실시에 따라 변할 수 있다. 변화는 특정 처리과정에 대해 사용하기 좀 더 매력적인 또는 덜 매력적인 특정 실시를 만들 수 있다(예를 들어, DRAM 처리과정에서 하나의 타입의 소자만을 갖는 것이 종종 바람직하다: 높은 밀도를 위해 PMOS 또는 NMOS). 도5에 도시된 주요 실시예는 최소한의 트랜지스터를 구비한다. 다른 실시예는 설계 목적에 따라 더 많은 트랜지스터를 구비한다. 그러나 요구될 때 강한 "1" 신호를 제공하는 것이 가능하다. 도6 내지 도9 각각에서, SRAM 셀은 도면을 단순화하기 위해서 도시되지 않았지만, 도5와 대응하는 노드 및 신호의 도면부호는 도시되었다. SRAM 및 DRAM 메모리 셀이 본원에 기술되었지만, 당업자라면 EPROM, FLASH 등과 같이 활성 또는 비활성 메모리 중 어떠한 것이라도 사용될 수 있다는 것을 이해할 수 있다.
도6은 p-타입 또는 PMOS를 사용한 본 발명의 또 다른 실시예에 따라 감소된 ML 커패시턴스를 구비한 터너리 CAM 셀을 도시한다. 도6은 p-채널 트랜지스터로 실시되며, 도5의 셀의 역 버전으로 여겨질 수 있다. 본 실시에서, 하나의 매치라인 트랜지스터(104)는 p-타입 소자(210)이며, ML에 접속된 소스 및 TL에 접속된 드레인을 구비한다. 풀업 부(106)는 병렬로 접속된 두 개의 p-타입 풀업 트랜지스터(212, 214)를 포함한다. 제1 p-타입 풀업 트랜지스터(212)는 소스에서 VDD 공급부에 접속되며 게이트에서 SNP 노드에 접속되고, 드레인에서 제2 p-타입 풀업 트랜지 스터(214)의 소스에 접속된다. 제2 p-타입 풀업 트랜지스터(214)는 SNQ 노드에 접속된 게이트와 노드(NX)에 접속된 드레인을 구비한다. 디스챠지 부(108)는 병렬로 연결된 두 개의 p-타입 디스챠지 부(222, 224)를 포함한다. 제1 p-타입 디스챠지 트랜지스터(222)는 드레인에서 노드(NX)에 접속되며, 소스에서 SLPb에 접속되고, 게이트에서 SNb에 접속된다. 제2 p-타입 디스챠지 부(224)는 드레인에서 노드(NX)에 접속되고, 소스에서 SLQb에 접속되며 게이트에서 SNQb에 접속된다.
도6의 실시예 또는 방식의 기능성은 진리표(표2)를 이용하여 이해될 수 있으며 다른 모든 실시에서도 마찬가지로 매치의 경우는 전도성 경로가 존재하여서는 안되며 미스매치의 경우에는 전도성 경로가 존재하여야만 한다는 것을 명심해야 한다. 셀에 기억된 터너리 "무정의"의 경우, 노드(NX)는 플로팅 상태가 아니며 풀업 부(106)가 플로팅 상태이다. 또한 도5에 방식과 마찬가지로 SRAM 셀은 본 실시에서 균형잡힌 전류(I)가 걸린다는 것을 유념해야 한다. 당업자라면 도6에 도시된 실시예 또는 방식의 연산은 명백할 것이다.
도6의 실시예를 다른 방법으로 설명하면, 하나의 매치라인 트랜지스터는 p-타입이며 디스챠지 신호를 수신하는 게이트 전압 레벨 제어 노드에 결합된 게이트 터미널을 구비한다. 풀업 부는 게이트 전압 레벨 제어 노드와 전압 공급부 사이에서 서로 병렬로 접속된 제1 및 제2 p-타입 풀업 트랜지스터를 포함한다. 제1 p-타입 풀업 트랜지스터는 제1 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 갖으며 제2 p-타입 풀업 트랜지스터는 제2 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 갖는다. 디스챠지 부는 제1 및 제2 p-타입 디스챠지 트 랜지스터를 포함하며, 제1 p-타입 디스챠지 트랜지스터는 제1 탐색 라인을 게이트 전압 레벨 제어 노드에 결합하며, 제2 p-타입 디스챠지 트랜지스터는 제2 탐색 라인을 게이트 전압 레벨 제어 노드에 결합한다. 제1 p-타입 디스챠지 트랜지스터는 제1 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 갖으며, 제2 p-타입 디스챠지 트랜지스터는 제2 메모리 셀로부터 기억된 데이터는 수신하는 게이트 터미널을 갖는다.
도7은 풀(full) CMOS 실시를 이용하여 본 발명의 또 다른 실시예에 따라 감소된 ML 커패시턴스를 갖는 터너리 CAM 셀을 도시한다. 도5의 n-채널 소자가 탐색 라인 구동기가 과부하인 경우 VDD 만큼 높지 않은 전압 레벨에서 노드(NX)를 탐색라인에 접속하는 반면에, 본 실시는 사용된 p-타입 소자가 풀 VDD 전압 레벨을 노드(NX)로 제공하기 때문에 노드(NX)에서 강한 "1"을 제공한다. 트레이드 오프(trade-off) 때문에, 도7에 도시된 실시예는 도5의 실시예와 비교하여 4 개의 추가적인 트랜지스터를 필요로 한다. 도7에서, 하나의 매치라인 트랜지스터(104)는 n-타입 소자(310)이다. 풀업 부(106)는 4 개의 p-타입 풀업 트랜지스터(312, 314, 316, 318)을 포함하며, 종합적으로 2 개의 가지를 구비한 풀업 탐색 스택으로 호칭될 수 있다. 제1 p-타입 풀업 트랜지스터(312)는 소스에서 VDD에 접속되며, 게이트에서 SLQb에 접속되고, 드레인은 제2 p-타입 풀업 트랜지스터(414)의 소스에 접속된다. 제2 p-타입 풀업 트랜지스터(314)는 SNQb에 접속된 게이트를 구비하며, 노드(NX)에 접속된 드레인을 구비한다. 제3 p-타입 풀업 트랜지스터(316)는 소스에서 VDD에 접속되며, 게이트에서 SLPb에 접속되고 드레인은 제4 p-타입 풀업 트랜지스터(318)의 소스에 접속된다. 제4 p-타입 풀업 트랜지스터(318)는 SNPb에 접속된 게이트와 노드(NX)에 접속된 드레인을 구비한다.
도7의 디스챠지 부(108)는 4 개의 n-타입 디스챠지 트랜지스터(322, 324, 326, 328)를 구비하고, 종합적으로 2 개의 가지를 구비한 풀 다운 또는 디스챠지 탐색 스택으로 호칭될 수 있다. 제1 n-타입 디스챠지 트랜지스터(322)는 드레인에서 노드(NX)에 접속되고, 게이트에서 SLQb에 접속되며, 소스는 제2 n-타입 디스챠지 트랜지스터(324)의 드레인에 접속된다. 제2 n-타입 디스챠지 트랜지스터(324)는 게이트에서 SNPb에 접속되며, 소스는 VSS에 접속된다. 제3 n-타입 디스챠지 트랜지스터(326)는 드레인에서 노드(NX)에 접속되며, 게이트에서 SLPb에 접속되고, 소스는 제4 n-타입 디스챠지 트랜지스터(328)의 드레인에 접속된다. 제4 n-타입 디스챠지 트랜지스터(328)는 게이트에서 SNQb에 접속되며 소스에서 VSS에 접속된다.
모든 상기의 실시와 마찬가지로 도7의 실시예 또는 방식의 연산은 동일한 진리표(표2)에 의해 결정되며, 매치의 경우 트랜지스터(310)는 전도하지 않고 미스매치의 경우 전도한다. 또다시 마찬가지로, 풀업 부 기능은 노드(NX)가 플로팅 상태가 되는 것을 방지하는 것이다. 모든 상기의 실시와 같이, 연산은 당업자에 의해서 이해될 수 있다.
그러므로, 도7의 실시예는 풀업 부가 두 개의 가지를 구비한 풀업 탐색 스택을 포함할 수 있으며, 각각의 가지는 게이트 전압 레벨 제어 노드를 전압 공급부에 결합하는 것으로 설명될 수 있다. 각각의 가지는 병렬로 접속된 한 쌍의 p-타입 트랜지스터를 포함하며, 하나의 가지는 p-타입 트랜지스터의 게이트 터미널에서 제1 탐색 라인으로부터 데이터를 수신하며 제1 메모리 셀로부터 기억된 데이터를 수신하고, 다른 가지는 p-타입 트랜지스터의 게이트 터미널에서 탐색 라인으로부터 데이터를 수신하고 제2 메모리 셀로부터 기억된 데이터를 수신한다. 도7에 도시된 실시예 또한, 디스챠지 부는 두 개의 가지를 구비한 디스챠지 탐색 스택을 포함할 수 있으며, 각각의 가지는 게이트 전압 레벨 제어 노드를 전압 공급부에 결합한다. 각각의 가지는 병렬로 연결된 한 쌍의 n-타입 트랜지스터를 포함하며, 하나의 가지는 n0타입 트랜지스터의 게이트 터미널에서 제2 탐색 라인으로부터 데이터를 수신하고 제1 메모리 셀로부터 기억된 데이터를 수신하며, 다른 가지는 n-타입 트랜지스터의 게이트 터미널에서 제1 탐색 라인으로부터 데이터를 수신하고 제2 메모리 셀로부터 기억된 데이터를 수신한다.
도8은 프리 챠지 기능을 갖는 CMOS 게이트 구현예를 이용한 본 발명의 또 다른 실시예에 따라 감소된 ML 커패시턴스를 구비한 터너리 CAM 셀을 도시한다. 본 실시예는 프리 챠지 게이트 회로를 제공함으로써 CMOS 구현예에서 트랜지스터의 개수를 감소시켜 설계를 개선 시킨다. 도8에서, 하나의 매치라인 트랜지스터(104)는 n-타입 또는 NMOS 소자(410)이다. 풀업 부(106)는 4 개의 PMOS 또는 p-타입, 풀업 트랜지스터(312, 314, 316, 318)와 풀업 프리 챠지 트랜지스터(412)를 구비한다. p-타입 프리 챠지 트랜지스터 같은 풀업 프리 챠지 트랜지스터(412)는 VDD에 접속된 소스, 프리 챠지 신호를 전달하는 노드(PRE)에 접속된 게이트, 제1 p-타입 풀업 트랜지스터(312)의 소스에 접속된 드레인을 구비한다. 기억된 데이터가 탐색 키와 비교될 때 프리 챠지 신호는 프리 챠지 단계 또는 탐색 연산 사이에서 "1"(하이)의 논리 값을 갖고 탐색 연산 동안 "0"(로우(low))의 논리 값을 갖는 펄스이다. 펄스는 "1"과 "0" 단계 모두에 대해서 충분한 지속기간을 구비해서 노드(NX)가 그라운드로 완전히 디스챠지되거나 VDD로 완전하게 풀(pull) 되어야 한다. 제1 p-타입 풀업 트랜지스터(312)는 게이트에서 SLQb에 접속되며 드레인은 제2 p-타입 풀업 트랜지스터(314)의 소스에 접속된다. 제2 p-타입 풀업 트랜지스터(314)는 SNQb에 접속된 게이트 및 노드(NX)에 접속된 드레인을 구비한다. 제3 p-타입 풀업 트랜지스터(316)는 소스에서 프리 챠지 풀업 트랜지스터(412)의 드레인에 접속되고, 게이트에서 SLPb에 접속되며, 드레인은 제4 p-타입 풀업 트랜지스터(318)의 소스에 접속된다. 제4 p-타입 풀업 트랜지스터(318)는 SNPb에 접속된 게이트 및 노드(NX)에 접속된 드레인을 구비한다. 도8에서, 디스챠지 부(108)는 하나의 n-타입 디스챠지 트랜지스터(422)를 포함한다. n-타입 디스챠지 트랜지스터(422)는 소스에서 VSS에 접속되며, 게이트에서 노드(PRE)에 접속되고, 드레인은 노드(NX)에 접속된다. 그러므로 도8의 실시예에서, 풀업 부는 전압 공급 부를 프리 챠지 신호에 반응하여 풀업 탐색 스택에 결합하는 풀업 프리 챠지 트랜지스터를 추가로 포함할 수 있다.
도8의 실시예는 도5 내지 도7의 실시예보다 적은 트랜지스터를 갖는다. 그러나 도8의 실시예는 적절히 작동하기 위해서 프리 챠지 단계를 필요로 한다. 풀업 부의 프리 챠지 트랜지스터(412)는 VDD로부터 풀업 부를 차단하여 프리 챠지 단계 동안 노드(NX)가 풀업될 수 없도록 해준다. 디스챠지 부의 프리 챠지 트랜지스터(422)는 신호 비교가 풀업 부에서 발생될 때, 미스매치가 검출된다면 노드(NX)가 해제되어 풀업 될 수 있도록 한다. 비교가 종료되고 ML 신호 레벨이 매치라인 감지 증폭기에 의해 감지되고 난 후에, 트랜지스터는 다음 탐색 연산을 위해 셀을 준비하도록 노드(NX)를 VSS로 다시 풀 다운한다(노드(NX)를 프리 챠지한다). 탐색 키는 프리 챠지 단계 동안 트랜지스터(312, 314, 316)의 게이트에 적용될 수 있다. 일반적으로 도8의 실시예 또는 방식의 연산은 당업자라면 이해할 수 있다.
도9는 단순화된 프리 챠지 기능을 갖는 CMOS 게이트 방식을 사용하여 본 발명의 또 다른 실시예에 따라 감소된 ML 커패시턴스를 구비한 터너리 CAM 셀을 도시한다. 본 실시예에서, p- 타입 프리 챠지 트랜지스터는 설계로부터 제거되어서 추가적인 트랜지스터 개수의 감소를 가능하게 한다. SLPb 및 SLQb는 본 설계의 프리 챠지 동안 하이로 유지되어야 하며 이는 약간 높은 SL 전력 소비의 원인이 된다.
도9에서, 하나의 매치라인 트랜지스터(104)는 n-타입 매치라인 트랜지스터(510)이다. 풀업 부(106)는 4 개의 풀업 트랜지스터(512, 514, 516, 518)를 포함한다. p-타입 풀업 트랜지스터(312, 314, 316, 318)는 각각 도7의 동일한 도면 부호인 p-타입 풀업 트랜지스터에 대응하며 동일한 외형으로 배열되고 접속된다. 도9에서, 디스챠지 부(108)는 하나의 n-타입 디스챠지 트랜지스터(522)를 포함한다. n-타입 디스챠지 트랜지스터(522)는 소스에서 VSS에 접속되며, 게이트에서 노 드(PRE)에 접속되고, 드레인은 노드(NX)에 접속된다.
도7 및 도9의 실시예는 각각 게이트 전압 레벨 제어 노드를 프리 챠지 신호에 반응하여 전압 공급부에 결합하는 하나의 디스챠지 트랜지스터를 포함하는 디스챠지 부를 포함한다는 것을 알 수 있다.
도9의 실시예는 도5 내지 도7의 실시예보다 적은 수의 트랜지스터를 구비하며 도8의 실시예보다 트랜지스터가 하나 적다. 그러나 적절히 동작하기 위해서 프리 챠지 단계가 필요하며 이는 도5 내지 도7과 비교하여 탐색 연산 제어를 위해 약간 더 복잡한 타이밍을 필요로 한다. 일반적으로 도9의 실시예 또는 방식의 연산은 당업자에게는 명백하다.
도6의 실시예는 본질적으로 n-타입 소자 대신에 p-타입 소자를 사용하는 도5의 실시예의 역 실시라는 것은 이미 논의되었다. 당업자에 의해서 도7 내지 도9 처럼 본원에 기술된 다른 실시예에 대한 유사한 역변환과 균등물이 가능하다는 것을 이해할 수 있다.
본 발명의 상술한 실시예는 예에 불과하다. 변경, 변형 및 변환은 본 발명의 범위로부터 범어 남이 없이 당업자에 의해서 특정한 실시예에 영향을 줄 수 있으며, 본 발명의 범위는 첨부된 청구항에 의해서만 정의된다.

Claims (22)

  1. 비트 라인, 제1 및 제2 탐색라인, 워드 라인, 매치라인, 꼬리라인 및 제1 및 제2 메모리 셀을 구비한 터너리 내용 주소화 메모리(CAM) 셀에 있어서, 상기 CAM 셀은:
    상기 제1 및 제2 메모리 셀로부터 기억된 데이터를 수신하여 상기 탐색라인들로부터 탐색 데이터를 수신하고, 상기 탐색 데이터에 응답하여 기억된 데이터와 상기 탐색 데이터의 비교를 수행하고, 그 비교 결과가 미스매치 상태일 경우 디스챠지 신호를 제공하는 비교 회로; 및
    디스챠지 신호에 응답하여 상기 매치라인을 상기 꼬리라인에 결합하는 하나의 매치라인 트랜지스터를 포함하는 터너리 내용 주소화 메모리 셀.
  2. 제1항에 있어서, 상기 비교회로는 게이트 전압 레벨 제어 노드를 구동하는 풀업 부 및 게이트 전압 레벨 제어 노드를 디스챠지 하는 디스챠지 부를 포함하고, 상기 디스챠지 신호는 게이트 전압 레벨 제어 노드에서 제공되는 것인 터너리 내용 주소화 메모리 셀.
  3. 제2항에 있어서, 상기 하나의 매치라인 트랜지스터는 디스챠지 신호를 수신하기 위해 게이트 전압 레벨 제어 노드에 결합된 게이트 터미널을 구비하는 것인 터너리 내용 주소화 메모리 셀.
  4. 제3항에 있어서, 상기 하나의 매치라인 트랜지스터는 n-타입이며 상기 매치라인에 결합된 드레인 터미널 및 상기 꼬리라인에 결합된 소스 터미널을 구비하는 것인 터너리 내용 주소화 메모리 셀.
  5. 제4항에 있어서, 상기 풀업 부는 제1 및 제2 n-타입 풀업 트랜지스터를 포함하고, 상기 제1 n-타입 풀업 트랜지스터는 제1 탐색라인을 게이트 전압 레벨 제어 노드에 결합하며, 상기 제2 n-타입 풀업 트랜지스터는 제2 탐색라인을 게이트 전압 레벨 제어 노드에 결합하는 것인 터너리 내용 주소화 메모리 셀.
  6. 제5항에 있어서, 상기 제1 n-타입 풀업 트랜지스터는 상기 제1 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비하고, 상기 제2 n-타입 풀업 트랜지스터는 제2 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비하는 것인 터너리 내용 주소화 메모리 셀.
  7. 제4항에 있어서, 상기 디스챠지부는 게이트 전압 레벨 제어 노드와 전압 공급부 사이에서 서로 병렬로 접속된 제1 및 제2 n-타입 디스챠지 트랜지스터를 포함하는 것인 터너리 내용 주소화 메모리 셀.
  8. 제7항에 있어서, 상기 제1 n-타입 디스챠지 트랜지스터는 제1 메모리로부터 기억된 데이터를 수신하는 게이트 터미널을 구비히고, 제2 n-타입 디스챠지 트랜지스터는 제2 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비하는 것은 터너리 내용 주소화 메모리 셀.
  9. 제4항에 있어서, 상기 풀업 부는 2개의 가지를 구비한 풀업 탐색 스택을 포함하고, 각각의 가지는 게이트 전압 레벨 제어 노드를 전압 공급부에 결합하는 것인 터너리 내용 주소화 메모리 셀.
  10. 제9항에 있어서, 각각의 가지는 병렬로 접속된 한 쌍의 p-타입 트랜지스터를 포함하며, 하나의 가지는 p-타입 트랜지스터의 게이트 터미널에서 제1 탐색라인으로부터 데이터를 수신하고 제1 메모리 셀로부터 기억된 데이터를 수신하며, 다른 하나의 가지는 p-타입 트랜지스터의 게이트 터미널에서 제2 탐색라인으로부터 데이터를 수신하고 제2 메모리 셀로부터 기억된 데이터를 수신하는 것인 터너리 내용 주소화 메모리 셀.
  11. 제9항에 있어서, 상기 풀업 부는 프리 챠지 신호에 응답하여 전압 공급부를 풀업 탐색 스택에 결합하는 풀업 프리 챠지 트랜지스터를 추가로 포함하는 것인 터너리 내용 주소화 메모리 셀.
  12. 제4항에 있어서, 디스챠지 부는 2 개의 가지를 구비한 디스챠지 탐색 스택을 포함하고, 각각의 가지는 게이트 전압 레벨 제어 노드를 전압 공급부에 결합하는 것인 터너리 내용 주소화 메모리 셀.
  13. 제12항에 있어서, 각각의 가지는 병렬로 접속된 한 쌍의 n-타입 트랜지스터를 포함하고, 하나의 가지는 n-타입 트랜지스터의 게이트 터미널에서 제2 탐색라인으로부터 데이터를 수신하고 제1 메모리 셀로부터 기억된 데이터를 수신하며, 다른 하나의 가지는 n-타입 트랜지스터의 게이트 터미널에서 제1 탐색라인으로부터 데이터를 수신하고 제2 메모리 셀로부터 기억된 데이터를 수신하는 것인 터너리 내용 주소화 메모리 셀.
  14. 제4항에 있어서, 상기 디스챠지 부는 프리 챠지 신호에 응답하여 게이트 전압 레벨 제어 노드를 전압 공급부에 결합하는 하나의 디스챠지 트랜지스터를 포함하는 것인 터너리 내용 주소화 메모리 셀.
  15. 제3항에 있어서, 상기 하나의 매치라인 트랜지스터는 p-타입이며 디스챠지 신호를 수신하기 위해서 게이트 전압 레벨 제어 노드에 결합된 게이트 터미널을 구비하는 것인 터너리 내용 주소화 메모리 셀.
  16. 제15항에 있어서, 상기 풀업 부는 전압 레벨 제어 노드와 전압 공급부 사이에서 서로 병렬로 접속된 제1 및 제2 p-타입 풀업 트랜지스터를 포함하는 것인 터 너리 내용 주소화 메모리 셀.
  17. 제16항에 있어서, 상기 제1 p-타입 풀업 트랜지스터는 제1 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비하고, 제2 p-타입 풀업 트랜지스터는 제2 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비하는 것인 터너리 내용 주소화 메모리 셀.
  18. 제15항에 있어서, 상기 디스챠지 부는 제1 및 제2 p-타입 디스챠지 트랜지스터를 포함하고, 상기 제1 p-타입 디스챠지 트랜지스터는 제1 탐색라인을 게이트 전압 레벨 제어 노드에 결합하고, 상기 제2 p-타입 디스챠지 트랜지스터는 제2 탐색라인을 게이트 전압 레벨 제어 노드에 결합하는 것인 터너리 내용 주소화 메모리 셀.
  19. 제18항에 있어서, 상기 제1 p-타입 디스챠지 트랜지스터는 제1 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비하고, 상기 제2 p-타입 디스챠지 트랜지스터는 제2 메모리 셀로부터 기억된 데이터를 수신하는 게이트 터미널을 구비하는 것인 터너리 내용 주소화 메모리 셀.
  20. 제1항에 있어서, 상기 제1 및 제2 메모리 셀은 SRAM 셀을 포함하는 것인 터너리 내용 주소화 메모리 셀.
  21. 제1항에 있어서, 상기 제1 및 제2 메모리 셀은 DRAM 셀을 포함하는 것인 터너리 내용 주소화 메모리 셀.
  22. 매치라인을 포함하는 터너리 내용 주소화 메모리(CAM) 셀에 있어서, 상기 CAM 셀은:
    기억된 데이터와 탐색 데이터 사이의 비교 결과에 따라 비교 결과 신호를 제공하는 비교 회로; 및
    어서트된 비교 결과 신호에 응답하여 매치라인을 디스챠지 노드에 결합하는 하나의 트랜지스터를 포함하는 터너리 내용 주소화 메모리 셀.
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