JPH02137193A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に、ビット照合機能
を持つ内容にアドレス可能なメモリ　（Ｃｏ−ｎｔｅｎ
ｔ　Ａｄｄｒｅｓｓａｂｌｅ　Ｍｅｍｏｒｙ、　　ＣＡ
Ｍ）セルを備えた半導体記憶装置に関するものである。

〔従来の技術〕

この種の半導体記憶装置に設けられている内容アドレス
メモリセルでは、通常の書込み、続出し機能のほかに、
メモリセルに蓄えられている記憶データと、外部より与
えられる検索データとを照合し、それらが−敗している
か否かを検出するビット照合機能も与えられている。

第４図は、例えば「アイ・イー・イー・イーソリッドス
テート回路誌、５ｃ−７巻、３６６頁」（ＩＥＥＥ　Ｊ
ｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−５ｔａｔｅ　Ｃ１ｒ
ｃｕｉｔｓ、ｖｏｌ、５ｃ−７，ｐ、３６６）に開示さ
れている従来の内容アドレスメモリセルの回路図である
。同図に示すように、この内容アドレスメモリセルは５
個のｎチャネルＭＯＳ）ランジスタ１〜５を組み合わせ
て構成されている。このうちｎチャネルＭＯＳ）ランジ
スタｌはビット線６とｎチャネルＭＯＳ）ランジスタ３
のゲートとの間に接続され、ｎチャネルＭＯＳトランジ
スタ２は反転ビット線７とｎチャネルＭＯＳ）ランジス
タ４のゲートとの間に接続され、これらｎチャネルＭＯ
Ｓ）ランジスタ１．２の各ゲートはともにワード線８に
接続されている。ｎチャネルＭＯＳトランジスタ３はビ
ット線６と制御端子９との間に接続され、ｎチャネルＭ
ＯＳトランジスタ４は反転ビット線７と制御端子９との
間に接続されている。また、ｎチャネルＭＯＳトランジ
スタ５は一致線１０と制御端子９との間に接続され、そ
のｎチャネルＭＯＳ）ランジスタ５のゲートも一致線１
０に接続されている。

次に、上記構成の従来の内容アドレスメモリセルの動作
を、書込み、ピント照合、読出しの各場合に分けて説明
する。

１込立 書込み動作は、書き込むべきデータをビット線６に、ま
たその反転データを反転ビット線７にそれぞれ与え、ワ
ード綿８をｒＨＪにすることによって行なわれる。

例えば、書き込むべきデータとしてビット線６にｒＨＪ
が、反転ビット線７にｒＬＪが与えられる場合、ワード
線８よりｒＨＪのゲート入力を受けてオン状態となるｎ
チャネルＭＯ３Ｉ−ランジスタｌを通じビット線６のデ
ータｒＨＪがｎチャネルＭＯＳトランジスタ３のゲート
容量に蓄えられ、また同じ（ワード線８よりｒＨＪのゲ
ート入力を受けてオン状態となるｎチャネルＭＯＳ）ラ
ンジスタ２を通じ反転ビット線７のデータｒＬＪがｎチ
ャネルＭＯＳトランジスタ４のゲート容量に蓄えられる
。

互Ｊ」」１介 ビット照合動作は、一致線１０をプリチャージしたあと
、検索データをビット′ｆａ６に、またその反転データ
を反転ビット線７にそれぞれ与えることによって行なわ
れる。そして、記憶データと検索データが不一致の場合
には、−敗線１０がディスチャージされる一方、記憶デ
ータと検索データが一致する場合には、一致線１０はデ
ィスチャージされない。

例えば、記憶データがｒＨＪであり、ｎチャネルＭＯＳ
）ランジスタ３のゲート容量に「Ｈ」が、ｎチャネルＭ
ＯＳ）ランジスタ４のゲート容量にｒＬＪがそれぞれ蓄
えられていて、ｎチャネルＭＯＳ）ランジスタ３がオン
、ｎチャネルＭＯＳトランジスタ４がオフの状態にある
ものとする。このとき、検索データとしてｒＨＪが与え
られ、ビット線６が「Ｈ」、反転ビット線７がｒＬＪと
なると、制御端子９はｒＨＪとなり、−敗線１ｏはディ
スチャージされない。

一方、記憶データが同様にｒＨＪのとき、検索データと
してｒＬＪが与えられ、と・ノド線６が「Ｌ」、反転ビ
ット線７がｒＨＪとなると、ｎチャネルＭＯＳトランジ
スタ３はオン、ｎチャネルＭＯＳ）ランジスタ４はオフ
の状態にあるから、制御端子９はこのとき「Ｌ」となり
、一致線１ｏはｎチャネルＭＯＳ）ランジスタ５．３お
よびピント線６の放電経路によってディスチャージされ
る。

同様にして、記憶データがｒＬＪのときは、検索データ
がｒＨＪならば制御端子９が「Ｌ」となり、一致線１０
はｎチャネルＭＯＳ）ランジスタ５．４および反転ビッ
ト線７の放電経路によってディスチャージされ、検索デ
ータがｒＬＪならば制御端子９がｒＨＪとなり、一致線
１０はディスチャージされない。

また、ビット線６および反転ビット線７にともにｒＨＪ
を与えた場合、記憶データの値に関係なく制御端子９は
ｒＨＪとなる。この状態はビット照合を行なわない状態
、つまりマスクした状態であることを意味する。

上記したように、ビット照合動作においては、記憶デー
タと検索データが不一致のとき一致′ａ１Ｏがディスチ
ャージされる一方、一致またはマスクのとき一致線１０
はディスチャージされない。

読班旦 読出し動作は、ビット線６と反転ビット線７をｒＬＪに
ディスチャージしたあと、一致線１０をｒＨＪにするこ
とにより行なわれる。

例えば、記憶データがｒＨＪの場合、ｎチャネルＭＯ３
）ランジスタ３がオン状態にあるので、一致線１０をｒ
ＨＪにすることにより、ｎチャネルＭＯＳトランジスタ
５．３を通じてビット線６の電位が上昇し、これにより
記憶データｒＨＪが読み出される。

逆に、記憶データがｒＬＪの場合、ｎチャネルＭＯ３）
ランジスタ４がオン状態にあるので、致線１０をｒＨＪ
にすることにより、ｎチャネルＭＯＳトランジスタ５．
４を通じて反転ビット線７の電位が上昇し、これにより
記憶データｒＬＪが読み出される。

〔発明が解決しようとする課題〕

従来の半導体記憶装置の内容にアドレス可能なメモリ　
（ＣＡＭ）セルは、上記のように構成されているので、
ひとつのＣＡＭセルを構成するためにトランジスタ１〜
５の５つのトランジスタを必要とする。従って、より集
積度の高いＣＡＭを得るためには、ひとつのＣＡＭセル
を構成するトランジスタの数をより少なくすることが必
要である。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、単位ＣＡＭセルあたりのトラン
ジスタの数がより少ない改良された内容アドレス可能メ
モリ　（ＣＡＭ）セルを提供することにある。

〔課題を解決するための手段］ このような課題を解決するために本発明は、ワード線上
の信号によって制御される第１〜第４のスイッチ素子を
有し、ワード線と第１〜第４のビット線とに接続された
第１の制御回路と、第１〜第４のスイッチ素子を介して
第１〜第４のビット線に接続された第１〜第４の容量と
、この第１〜第４の容量に蓄えられた信号で制御され、
一方が制御端子に接続され、他方が第１〜第４のビット
線に接続された第５〜第８のスイッチ素子とを有する第
２の制御回路と、 制御端子と一致線との間に接続された出力スイフチとを
備え、 第１の制御回路は、ワード線が活性化されたとき、第１
〜第４のビット線の信号値を第１〜第４の容量に蓄え、
第２の制御回路は、第１〜第４の容量に蓄えられた信号
値および第１〜第４のビット線の信号値に応じて、制御
端子の活性あるいは非活性の２値の状態を決定し、出力
スイッチは、制御端子が活性化することにより一致線に
一致信号を出力するようにしたものである。

〔作用〕

本発明による連想メモリセルにおいては、ひと組のＣＡ
Ｍセルは、対応する２ビツトの書込みデータおよび検索
データを適当な方法でデコードした４組の信号を、第１
〜第４の４本のビット線に与えることによって、書込み
動作およびビット照合動作を行ない、また、ひと組のＣ
ＡＭセルから第１〜第４の４本のビット線に読み出され
た信号を適当な方法で２ビツトのデータにエンコードし
て、ひと組のＣＡＭセルに対応する２ビツトのデータの
読出し動作を行なう。このようにして、ひと組のＣＡＭ
セルは２ビツトの情報の処理を行なう。

〔実施例〕

以下、本発明の実施例を図に基づいて説明する。

第１図は本発明に係る半導体記憶装置に用いられている
ひと組の内容アドレス可能なメモリ　（ＣＡＭ）セルの
第１の実施例を示す回路図である。

図において、ｎチャネルＭＯ３）ランジスタ１１−ｚ、
１−３．１−４により第１の制御回路１１が構成され、
ワード線８が活性化つまりｒＨＪにされたとき、ピッ）
　ｖｉ６−ｔ、６−２．６−３．６−ａの信号値を、ｎ
チャネルＭＯ３）ランジスタ１−＋、　　１２＋　　１
−３．１−４を介して、第１の容量であるｎチャネルＭ
Ｏ３）ランジスタ３−１のゲート容量、第２の容量であ
るｎチャネルＭＯＳトランジスタ３−２のゲート容量、
第３の容量であるｎチャネルＭＯＳトランジスタ３．の
ゲート容量、第４の容量であるｎチャネルＭＯＳトラン
ジスタ３−４のゲート容量に蓄えるようにしである。ま
た、ｎチャネルＭＯ３）ランジスタ３−８，３−Ｌ　　
３−３．３−４のソース端子をそれぞれ第１〜第４のビ
ット線（ビット線６−１．　６−１　６−３＋　　６−
ａ）に接続し、またドレイン端子を制御端子９に接続す
ることによって第２の制御回路１２が構成され、次に示
す■〜■のいずれかの状態がひとつでも実現された時、
制御端子９゛は非活性状態つまりｒＬＪにするようにし
である。

■ｎチャネルＭＯ３）ランジスタ３−．が活性状態つま
りオン状態でかつビット線６−１が非活性状態ｒＬＪで
ある時 ■ｎチャネルＭＯＳトランジスタ３−２が活性状態つま
りオン状態でかつビットｆａ６−、が非活性状態ｒＬＪ
である時 ■ｎチャネルＭＯＳトランジスタ３−３が活性状態つま
りオン状態でかつビット線６−３が非活性状態ｒＬＪで
ある時 ■ｎチャネルＭＯ３）ランジスタ３−４が活性状態つま
りオン状態でかつビット線６−４が非活性状態ｒＬＪで
ある時 また、さらに、ｎチャネルＭＯＳトランジスタ５が制御
端子９と一致線１０との間に接続されており、そのｎチ
ャネルＭＯＳトランジスタ５のゲートは一致線１０に接
続されることによって、出力スイッチ１３を構成してい
る。この出力スイフチ１３は、一致線１０がｒＨＪでか
つ制御端子９が非活性状態つまりｒＬＪのときだけ、導
通状態つまりオン状態になるようにしである。

次に、上述したひと組のＣＡＭセルの動作を、書込み、
ビット照合、読出しの各場合に分けて説明する。

■造血 書込み動作は、上記ひと組のＣＡＭセルのビット位置に
対応する２ビツトの書込みデータを表１に基づいてデコ
ードし、その信号値を第１〜第４のビット線（ビット線
６−、．６−２．６−、．６−４）に与え、ワード線８
をｒＨＪにすることによって行なわれる。

例として、上記ひと組のＣＡＭセルに対応する２ビツト
の書込みデータが（１，１）の場合、第１〜第３のビッ
ト線６−１〜６．にはそれぞれ「Ｌ」の信号が与えられ
、第４のピッ）′ｆａＬ４には「Ｈ」の信号が与えられ
る。続いてワード線８を「Ｈ」にすることによって、ｎ
チャネルＭＯＳトランジスタ１−１．１−２，１−３．
１−４を通じ、ｎチャネルＭＯＳトランジスタ３−ｔ、
３−２．３−３のゲート容量に第１〜第３のビット線６
−１．　６−２．　６−３の信号ｒＬＪがそれぞれ蓄え
られ、またｎチャネルＭＯ３）ランジスタ１−４を通じ
、ｎチャネルＭＯＳトランジスタ３−４のゲート容量に
第４のビット線６−４の信号ｒＨＪが蓄えられる。続い
てワード線８をｒＬＪにすることによって書込み動作は
終了する。

なお、上記の（１，１）の組み合わせ以外のデータの組
み合わせについても、表１に基づいてデコードした信号
を第１〜第４のビット線（ビット線６−、．６−２＋　
　６−１　６−、）に入力し、その信号をｎチャネルＭ
ＯＳトランジスタｌ−１，１−２＋　　１−：ｌｌ　　
ｌ−ａを通して、それぞれ対応する第１〜第４の容量す
なわちｎチャネルＭＯＳトランジスタ３Ｉ〜３〜４のゲ
ート容量に蓄えることによって同様に行なう。

竺ヱ上皿金 ビット照合動作は、まずワード線８をｒＬＪに保ったま
ま、第１〜第４のビット線（ビット線６−Ｉ＋　　６−
２＋　　６−３．　６−４）をすべてｒＨＪとし、また
一致線１０をｒＨＪにプリチャージする。この状態では
制御端子９はｒＨＪとなっている。続いて上記ひと組の
ＣＡＭセルのビット位置に対応する２ビツトの検索デー
タを表２に基づいてデコードし、その信号値を第１〜第
４のビット線（ビット″！ｆＡ６−１．６−ｔ、６−３
，６−）に与えることによって行なう。ここで表１より
明らかなように、第１〜第４の容量（ｎチャネルＭＯＳ
トランジスタ３−１．３−ｚ、３−ｘ、３−４のゲート
容量）には、４個の容量のうち１個だけにｒＨＪが蓄え
られている状態（（０，０）　、　（０，１）　、　（
１，０）　（１，１）のうちいずれかの状態）か、もし
くは４個の容量すべてにｒＬＪが蓄えられている状態（
ドントケア（Ｄｏｎ’　ｔ　Ｃａｒｅ）書込み状態）で
あることを考慮し、仮に上記のゲート容量にｒＨＪが蓄
えられているｎチャネルＭＯＳトランジスタ（ｎチャネ
ルＭＯ３）ランジスタ３−＋、３−ｚ、３−３．３−４
のうちの１個もしくは０個）をトランジスタｒＨＪと名
付けると、第１〜第４のビット線のうち、トランジスタ
ｒＨＪのソースに接続されているビット線にｒＬＪの信
号が与えられた時のみ、トランジスタ「Ｈ」はオン状態
すなわち導通状態となり、制御端子９はトランジスタｒ
ＨＪを通して上記ビット線によって「Ｌ」にひかれる。

続いて制御端子９が「Ｌ」になると、ｎチャネルＭＯＳ
トランジスタ５がオン状態、すなわち出力スイッチ１３
がオン状態となって、一致線１０のプリチャージ信号ｒ
ＨＪが制御端子９によってｒＬＪにひかれる。ここで、
制御端子９がｒＬＪにひかれた時が、ビット照合動作の
結果が“不一致”となった時である。

例として、上記ひと組のＣＡＭセルに対応する２ビツト
の検索データが（１，ｍａｓｋ　（マスク））の場合、
第１．第２（７）ピッＨ！６−＋、６−ｚには共に「Ｌ
」の信号値が、第３．第４のビット線６−１　６−４に
は共にｒＨＪの信号値が与えられる。従って、第１．第
２のビ・７ト線６−、．６−、に接続されたｎチャネル
ＭＯ３）ランジスタ３−１．３−２のいずれかのゲート
容量に「Ｈ」が蓄えられている場合のみ、制御端子９は
ｒＬＪにひかれる。言い換えると、表１より、ひと組の
ＣＡＭセルに２ビツトのデータ（０，０）又は（０，１
）が書き込まれている場合のみ、制御端子９はｒＬＪに
ひかれ（“不一致”）、データ（０，Ｏ）、　　（０，
１）又は（ドントケア）が書き込まれている場合は制御
端子９は「Ｈ」を保つじ一敗”）。

他の例として、上記ひと組のＣＡＭセルに対応する２ビ
ツトの検索データが（（１，１）以外）の場合、表２よ
り、第１〜第３のビット線（ピッ）　６−１．　６−２
．　６−１）にはｒＨＪが、第４のビット線（ビット線
６−４）にはｒＬＪが与えられ、従って、表１より、上
記ひと組のＣＡＭセルに対応する２ビツトのデータとし
て、（１，１）が書き込まれている時だけ制御端子９は
“不一致”を示す。

他の例として、上記ひと組のＣＡＭセルに対応する２ビ
ツトの検索データが（禁止）の場合、第１〜第４のすべ
てのビット線（ビット線６−１〜６４）にはｒＬＪが与
えられ、従って、上記ひと組のＣＡＭセルに対応する２
ビツトのデータとして（ドントケア）が書き込まれてい
る時だけ、制御端子９は１一致“を示す。

なお、１本の一致線ｌＯには、多くの場合、複数のひと
組のＣＡＭセルが出力スイッチ１３を介して接続されて
おり、それらの複数のひと組のＣＡＭセルのうち、少な
くとも１個のひと組のＣＡＭセルにおいて制御端子９が
ｒＬＪにひかれた場合（この状態を以下ｒＣＡＭＣＡＭ
セル」という）、ＣＡＭセルｒＬＪに接続された出力ス
イッチ１３はオン状態となり、一致線１０はｒＬＪにひ
かれる。すなわち、１本の一致線１０に接続される複数
のひと組のＣＡＭセルにおいて、少なくとも１個のひと
組のＣＡＭセルの制御端子９が“不一致”を示した場合
、一致線１０は不一致を示す。

開班旦 ここでは、第１の方法と第２の方法の２つの読出し方法
について説明する。第１の方法における読出し動作は、
まず−敗線１０にｒＬＪを与えた後、第１〜第４のビッ
トｖＡ（ビット線６−＋、６−ｚ６−１＋　　６−１）
を定電位レベルにプリチャージしておき、ひき続き上記
ひと組のＣＡＭセルにおいてワード線８をｒＨＪにする
ことによって、ｎチャネルＭＯＳトランジスタ１−＋、
　　１−ｚ、１−３．１−４を通して、第１〜第４の容
量素子（ｎチャネルＭＯＳトランジスタ３−＋、３−２
．３−３．３−４のゲート容量）に蓄えられた信号をそ
れぞれ第１〜第４のビット線に読み出し、この読出し電
位差を何らかの方法で増幅することによって行なわれる
。

第２の方法における読出し動作は、まず第１〜第４（７
）ヒフ　トｖＡ（ヒフ　トｖＡ６−＋、　　６−２．　
６−３．　６−４）をすべてｒＬＪレベルにプリチャー
ジしておき、ひき続き一致ｖＡ１０にｒＨＪを与えるこ
とによって、ｎチャネルＭＯ３Ｉ−ランジスタ３−１〜
３４のうちゲート容量にｒＨＪが蓄えられているトラン
ジスタすなわちトランジスタｒＨＪを通して、そのトラ
ンジスタｒＨＪに接続されるビット線（第１〜第４のビ
ット線のうちの１本もしくは０本）が「Ｈ」レベルに近
づ（。

上記のいずれの方法においても、第１〜第４のビット線
に読み出された信号を表３に基づいて適当な方法でエン
コードすることにより２ビツトの読出しデータが得られ
る。

以上のようにして、第１の実施例において、ひと組のＣ
ＡＭセルは、２ビツトのデータの書込み、ビット照合、
読出しの動作を可能とする。

第２図は、本発明に係る半導体記憶装置に用いられるひ
と組のＣＡＭセルの第２の実施例を示す回路図である。

同図において、ｎチャネルＭＯＳトランジスタ１−１．
１−２．ｌ−３，１−４により第１の制御回路１１が構
成され、第１の制御回路１１の構成と動作は第１図の第
１の実施例における第１の制御回路１１と同等である。

また、ｎチャネルＭＯＳトランジスタ３−、．３−２．
３−３＋　　３−、および制御端子９により第２の制御
回路１２が構成され、ｎチャネルＭＯ３）ランジスタ３
−１のソースは第２のビットＬ’Ａ６−２に、ｎチャネ
ルＭＯＳトランジスタ３４のソースは第１のビット線６
−３に、ｎチャネルＭＯ３）ランジスタ３−３のソース
は第４のビット線６−４に、ｎチャネルＭＯＳトランジ
スタ３−４のソースは第３のビット線６−３に接続され
ており、ｎチャネルＭＯＳトランジスタ３−１゜３−２
．３−３．３−ａのドレインは全て制御端子９に接続さ
れている。

この第２の実施例における書込み、ビット照合、読出し
動作は、表４〜６に基づいて信号値を与え、また読み出
すことによって、第１図の第１の実施例における動作と
同様に実行することが可能である。

第３図は、本発明に係る半導体記憶装置に用いられるひ
と組のＣＡＭセルの第３の実施例を示す回路図である。

同図において、第１の制御回路１１および第２の制御回
路１２は共に第１図の第１の実施例における第１の制御
回路１１および第２の制御回路１２と同等である。第１
の実施例と異なるところは出力スイッチ１３であり、ｎ
チャネルＭＯＳトランジスタ５のソースがグランド端子
１４に、ゲートが制御端子９に、ドレインが一致線１０
に接続された構成をもつ。

この第３の実施例におけ名書込み動作は、表７に基づい
たデータを与えることによって、第１の実施例と同様に
実行できる。また、ビット照合動作は、ワード線８をｒ
ＬＪに保ったまま、第１〜第４のビット線（ピント＆ｉ
ｅ−＋、６−ｚ、６−ｚ、６、．４）をすべてｒＬＪと
し、また−敗′４１Ａ１０を「Ｈ」にプリチャージした
後、第１〜第４のビット線に表８に基づく信号値を与え
ることによって、実行できる。なお、この場合、制御端
子９はｒＨＪで“不一致”を、−敗線１０はｒＬＪで“
不一致”を示す。また、ピント読出し動作は、第１の実
施例の読出しにおいてすでに記述した第１の方法におけ
る読出し動作に準する（表９参照）。

上述した実施例以外の実施例として、第１〜第３の実施
例を適宜組み合わせたもの、あるいは、第２の制御回路
において、ｎチャネルＭＯ３）ランジスタ３−１，３−
ｔ、３−ｓ、３−４のソースを第１〜第４のビット線（
ビット線６−１＋　　６−！ｌ　　６−３１６−４）に
第１の実施例、第２の実施例以外の組み合わせで接続し
たもの、あるいは他の導電形のＭＯＳトランジスタを使
ったものなどが考えられる。

〔発明の効果〕

以上説明したように本発明は、ワード線とビット線に接
続された第１〜第４のスイッチ素子と、ビット線に接続
された第５〜第８のスイッチ素子と、一致線に接続され
た出力スイッチとを設けたことにより、上記第１〜第８
のスイッチ素子から成るひと組のＣＡＭセル（内容アド
レス可能メモリセル）あたり２ビツトの情報を処理でき
、またひと組のＣＡＭセルあたり１個の出力スイッチを
設ければよく、１ビツトの情報を処理するＣＡＭセルあ
たり１個の出力スイッチを含む従来のＣＡＭセルに比べ
て出力スイッチの数を半減できるので、単位ＣＡＭセル
あたりのトランジスタ数を滅らし、より集積度の高いＣ
ＡＭを得ることができると共に、一致線に接続される出
力スイッチの数を半減することによって一致線のもつ負
荷容量を減らし、より高速なビット照合動作を可能とす
るＣＡＭを得ることができる効果がある。

【図面の簡単な説明】

第１図〜第３図は本発明による半導体記憶装置の第１〜
第３の実施例を示す回路図、第４図は従来の半導体記憶
装置を示す回路図である。 １−１．　１−２．　１−３．　１−４．　３−１．　
３−２．　３−３゜Ｌ４．５・・・ｎチャネルＭＯ３）
ランジスタ、６−１６−２．　６−３．　６−４・・・
ビット線、８・・・ワード線、９・・・制御端子、１０
・・・一致線、１１・・・第１の制御回路、１２・・・
第２の制御回路、１３・・・出力スイッチ。

Claims (1)

1. 【特許請求の範囲】 ワード線上の信号によって制御される第１〜第４のスイ
   ッチ素子を有し、ワード線と第１〜第４のビット線とに
   接続された第１の制御回路と、第１〜第４のスイッチ素
   子を介して第１〜第４のビット線に接続された第１〜第
   ４の容量と、この第１〜第４の容量に蓄えられた信号で
   制御される第５〜第８のスイッチ素子とを有し、この第
   ５〜第８のスイッチ素子は一方が制御端子に接続され、
   他方が第１〜第４のビット線に接続された第２の制御回
   路と、 制御端子と一致線との間に接続された出力スイッチとを
   備え、 前記第１の制御回路は、ワード線が活性化されたとき、
   第１〜第４のビット線の信号値を第１〜第４の容量に蓄
   え、 前記第２の制御回路は、第１〜第４の容量に蓄えられた
   信号値および第１〜第４のビット線の信号値に応じて、
   前記制御端子の活性あるいは非活性の２値の状態を決定
   し、 前記出力スイッチは、前記制御端子が活性化することに
   より前記一致線に一致信号を出力することを特徴とする
   半導体記憶装置。