JPH02291720A - プログラム可能な論理デバイス - Google Patents
プログラム可能な論理デバイスInfo
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- JPH02291720A JPH02291720A JP1112604A JP11260489A JPH02291720A JP H02291720 A JPH02291720 A JP H02291720A JP 1112604 A JP1112604 A JP 1112604A JP 11260489 A JP11260489 A JP 11260489A JP H02291720 A JPH02291720 A JP H02291720A
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- charge
- transistor
- dynamic ram
- ram
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- 239000003990 capacitor Substances 0.000 claims abstract description 35
- 238000001514 detection method Methods 0.000 claims description 8
- 230000010354 integration Effects 0.000 abstract description 11
- 230000003068 static effect Effects 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
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- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プログラム可能な論理デバイスインチをオ
ン/オフするメモリセルを、3素子型のダイナミックR
AMで構成した、プログラム可能な論理デバイスに関す
るものである.〔従来の技術〕 プログラム可能な論理デバイスとは、ユーザがプログラ
ミングにより手元で希望のLSIを作ることができるデ
バイスである. このプログラム可能な論理デバイス(PLD)は、論理
ゲートを有する複数の論理ブロックと論理ブロック間の
入出力端子間に設けられたスイッチ及びその他の周辺回
路とから構成されている.そして、スイッチのオン/オ
フの仕様は、LS■メーカの製造段階でプログラムする
のではなく、ユーザが内蔵するメモリセルにデータを書
き込むことによって決定できる.このメモリセルにはス
イッチングトランジスタが接続されており、メモリのデ
ータに応じてスイッチングトンジスタがオン/オフして
論理ブロック間の配線を決定していた。
ン/オフするメモリセルを、3素子型のダイナミックR
AMで構成した、プログラム可能な論理デバイスに関す
るものである.〔従来の技術〕 プログラム可能な論理デバイスとは、ユーザがプログラ
ミングにより手元で希望のLSIを作ることができるデ
バイスである. このプログラム可能な論理デバイス(PLD)は、論理
ゲートを有する複数の論理ブロックと論理ブロック間の
入出力端子間に設けられたスイッチ及びその他の周辺回
路とから構成されている.そして、スイッチのオン/オ
フの仕様は、LS■メーカの製造段階でプログラムする
のではなく、ユーザが内蔵するメモリセルにデータを書
き込むことによって決定できる.このメモリセルにはス
イッチングトランジスタが接続されており、メモリのデ
ータに応じてスイッチングトンジスタがオン/オフして
論理ブロック間の配線を決定していた。
PLDのプログラミング用記憶素子(メモリセル)とし
ては従来から、例えば日経エレクトロニクス,1986
,No403,246〜248頁(日経マグロウヒル社
)に開示されているように、スタテックRAMが存在す
ることが知られている。
ては従来から、例えば日経エレクトロニクス,1986
,No403,246〜248頁(日経マグロウヒル社
)に開示されているように、スタテックRAMが存在す
ることが知られている。
しかしながら、PLDのメモリセルとしてスタテックR
AMを用いると、スタテックRAMは数個のMOS型ト
ランジスタを有し、トランジスタの数が多い分だけ占有
面積が太き《なるため、PLDの集積度が低下するとい
う課題が生じていた。
AMを用いると、スタテックRAMは数個のMOS型ト
ランジスタを有し、トランジスタの数が多い分だけ占有
面積が太き《なるため、PLDの集積度が低下するとい
う課題が生じていた。
最近ではLS21の高機能化のため、PLDの集積度を
あげることが望まれている。
あげることが望まれている。
そこで、メモリセルとして、第2図の等価回路図に示す
ように、トランジスタが一つの1素子型ダイナミックR
AMを使用し、メモリセル部分の占有面積を小さくする
ことによりPLDの集積度を高くすることが考えられる
。
ように、トランジスタが一つの1素子型ダイナミックR
AMを使用し、メモリセル部分の占有面積を小さくする
ことによりPLDの集積度を高くすることが考えられる
。
この場合、PLDの集積度を高くできるが、次に示すよ
うな欠点がある。
うな欠点がある。
先ず第2図について説明する。
Tsは任意の論理ブロックA,B間のスイッチを構成す
るスイッチングトランジスタであり、2は1素子型のダ
イナミックRAMセルを示す。RAM2にプログラミン
グされたデータによりこのトランジスタT,をオン/オ
フして、論理ブロック間のオン/オフを決定することが
できる。
るスイッチングトランジスタであり、2は1素子型のダ
イナミックRAMセルを示す。RAM2にプログラミン
グされたデータによりこのトランジスタT,をオン/オ
フして、論理ブロック間のオン/オフを決定することが
できる。
ここで容量Cに電荷が蓄積されているときは、トランジ
スタT,がオンされ、反対に電荷が蓄積されていない時
は、トランジスタTsがオフされる。
スタT,がオンされ、反対に電荷が蓄積されていない時
は、トランジスタTsがオフされる。
RAM2にデータを書き込む際は、ワード線Wを゜“H
“として書き込み用トランジスタTffをオンし、デー
タ線Dを書き込む内容によって“H゜“または“L”と
する。D=“L”の時は、容1cに電荷は蓄積されない
。一方、D=“I{゜゛のときは、容量Cに電荷が蓄積
される。
“として書き込み用トランジスタTffをオンし、デー
タ線Dを書き込む内容によって“H゜“または“L”と
する。D=“L”の時は、容1cに電荷は蓄積されない
。一方、D=“I{゜゛のときは、容量Cに電荷が蓄積
される。
ところで、ダイナミックRAMでは記憶状態の維持のた
め電荷の読み出しと再書き込みうを行う、所謂リフレッ
シュ動作を必要とするが、この時、一i的には、データ
線Dの容量Cを電源電圧までチャージアップする。次い
で、このデータ%?lDを電源と切離し、ワード線を”
H”として、トランジスタT3をオンする。この状態で
、もし、容量Cに電荷が蓄積されていれぼく記憶゛H”
状態)、データ線並びに容量Cの電位変動はほとんどな
く、このためデータ線Dの先に設けられたアンプ(図示
せず)は“H”を検出するとともに、データ線Dは電源
電圧にスイッチされ、容MCが更に電荷充電されリフレ
ッシュ動作は終わる。つまり、この時はトランジスタT
,のゲート結合を有する容量Cの電位変動は少なくてす
む。
め電荷の読み出しと再書き込みうを行う、所謂リフレッ
シュ動作を必要とするが、この時、一i的には、データ
線Dの容量Cを電源電圧までチャージアップする。次い
で、このデータ%?lDを電源と切離し、ワード線を”
H”として、トランジスタT3をオンする。この状態で
、もし、容量Cに電荷が蓄積されていれぼく記憶゛H”
状態)、データ線並びに容量Cの電位変動はほとんどな
く、このためデータ線Dの先に設けられたアンプ(図示
せず)は“H”を検出するとともに、データ線Dは電源
電圧にスイッチされ、容MCが更に電荷充電されリフレ
ッシュ動作は終わる。つまり、この時はトランジスタT
,のゲート結合を有する容量Cの電位変動は少なくてす
む。
ところが、次の場合は、大きな電位変動を伴う。
つまり、ワード線Wの容量CDがチャージアップされた
後に、ワード線を“′H”とした時、容量Cに電荷が蓄
積されていない状態(記憶It L”状態)では、デー
タ線Dから電荷が容Icに流入し、トランジスタT,の
ゲートに結合された容量Cが充電され、このゲート電位
が大きく変動し、トランジスタT.のオン/オフがプロ
グラムされた内容と異なったものになる虞が生じ、論理
ブロック間A,Bの接続状態がプログラム以前のものと
異なる、と言う課題がある。
後に、ワード線を“′H”とした時、容量Cに電荷が蓄
積されていない状態(記憶It L”状態)では、デー
タ線Dから電荷が容Icに流入し、トランジスタT,の
ゲートに結合された容量Cが充電され、このゲート電位
が大きく変動し、トランジスタT.のオン/オフがプロ
グラムされた内容と異なったものになる虞が生じ、論理
ブロック間A,Bの接続状態がプログラム以前のものと
異なる、と言う課題がある。
そこで、この出願に係わる発明は論理ブロックの入出力
端子間をオン/オフするスイッチの誤動作がなく、かつ
集積度も高いPLDを提供することを目的とする。
端子間をオン/オフするスイッチの誤動作がなく、かつ
集積度も高いPLDを提供することを目的とする。
上記目的を達成するために、請求項記載の発明は、論理
ゲートを有する複数の論理ブロックと、論理ブロック間
の入出力端子間に設けられたスイッチと、プログラムさ
れたデータに応じて該スイッチをオン/オフするメモリ
セルと、を備えたプログラム可能な論理デバイスにおい
て、前記メモリセルは、容量に電荷を書き込み可能な書
き込み用トランジスタと、当該容量に電荷が蓄積された
時にオンする電荷検出用トランジスタと、読み出し時.
該電荷検出用トランジスタがオンであると電流が流れる
読み出し用トランジスタと、を有する3素子型のダイナ
ミックRAMで構成されてなる、ことを特徴とするもの
である。
ゲートを有する複数の論理ブロックと、論理ブロック間
の入出力端子間に設けられたスイッチと、プログラムさ
れたデータに応じて該スイッチをオン/オフするメモリ
セルと、を備えたプログラム可能な論理デバイスにおい
て、前記メモリセルは、容量に電荷を書き込み可能な書
き込み用トランジスタと、当該容量に電荷が蓄積された
時にオンする電荷検出用トランジスタと、読み出し時.
該電荷検出用トランジスタがオンであると電流が流れる
読み出し用トランジスタと、を有する3素子型のダイナ
ミックRAMで構成されてなる、ことを特徴とするもの
である。
上記本発明では、メモリセルは、スタテックRAMに比
較してRAMを構成するトランジスタ数が少ない3素子
型のダイナミックRAMによって構成されているため、
トランジスタ数が少ない分だけPLDの集積度が高くな
る。
較してRAMを構成するトランジスタ数が少ない3素子
型のダイナミックRAMによって構成されているため、
トランジスタ数が少ない分だけPLDの集積度が高くな
る。
また、容量の電荷蓄積の有無によって電荷検出用トラン
ジスタがオン/オフされるだけで、リフレッシュ動作時
でも容量と読み出し用トランジスタとの間で電荷の移動
が起こらない結果、論理ブロック間の入出力端子間をオ
ン/オフするスイッチの誤作動もない。
ジスタがオン/オフされるだけで、リフレッシュ動作時
でも容量と読み出し用トランジスタとの間で電荷の移動
が起こらない結果、論理ブロック間の入出力端子間をオ
ン/オフするスイッチの誤作動もない。
〔実施例]
次に本発明の実施例について説明する。
第1図は、論理ブロックA,B間に設けられたスイッチ
、ングトランジスタT,とこのスイッチングトランジス
タT,をプログラムされたデータによりオン/オフする
3素子型のダイナミックRAMセル1の等価回路図を示
したものである。
、ングトランジスタT,とこのスイッチングトランジス
タT,をプログラムされたデータによりオン/オフする
3素子型のダイナミックRAMセル1の等価回路図を示
したものである。
第1図において、3素子型のダイナミックRAMセル1
は書き込み用MOS型トランジスタT3と、このソース
側に形成された電荷蓄積用の容量Cと、この容量Cとゲ
ートで結合された電荷検出用MOS型トランジスタT2
と、この電荷検出型MOS型トランジスタを選択するた
めの読み出し用MOS型トランジスタTI,の計三つの
トランジスタを備えている。
は書き込み用MOS型トランジスタT3と、このソース
側に形成された電荷蓄積用の容量Cと、この容量Cとゲ
ートで結合された電荷検出用MOS型トランジスタT2
と、この電荷検出型MOS型トランジスタを選択するた
めの読み出し用MOS型トランジスタTI,の計三つの
トランジスタを備えている。
これらトランジスタT + , T zは、それぞれ直
列に接一統されてなり、トランジスタT2のゲートは、
トランジスタT3のソース側に接続されている。
列に接一統されてなり、トランジスタT2のゲートは、
トランジスタT3のソース側に接続されている。
そして、トランジスタT2とトランジスタT3の途中に
は容1cが形成され、同じくこの途中には論理ブロック
A,B間の入出力端子をオン/オフするスイッチングト
ランジスタT5のゲー1・が接続されている。
は容1cが形成され、同じくこの途中には論理ブロック
A,B間の入出力端子をオン/オフするスイッチングト
ランジスタT5のゲー1・が接続されている。
書き込み時は、書き込みワード線W。を゜“H I1と
し、書き込みデータ線D。を記憶すべきデータに応じて
゛H”または“L′”とする。もしD.=II H I
1の場合は、T3=オンにより、容1cに電荷が蓄積さ
れる。逆に、D8−“L“の場合は、容量Cに電荷が蓄
積されない。この時、トランジスタTsは、容量Cに電
荷が蓄積されている場合はオンされ、容量Cに電荷が存
在しない場合は、オフされる。従って、RAMセルーつ
のプログラミング内容に応じて、トランジスタT,のオ
ン/オフを決定することにより、希望する論理ICを作
成することが可能となる。
し、書き込みデータ線D。を記憶すべきデータに応じて
゛H”または“L′”とする。もしD.=II H I
1の場合は、T3=オンにより、容1cに電荷が蓄積さ
れる。逆に、D8−“L“の場合は、容量Cに電荷が蓄
積されない。この時、トランジスタTsは、容量Cに電
荷が蓄積されている場合はオンされ、容量Cに電荷が存
在しない場合は、オフされる。従って、RAMセルーつ
のプログラミング内容に応じて、トランジスタT,のオ
ン/オフを決定することにより、希望する論理ICを作
成することが可能となる。
書き込んだデータの保存時は、書き込みデータ線D。及
び読み出しデータ線D,を“H゜゛とし、書き込みワー
ド線W,4及び読み出しワード線WRを“L”としてお
く。この時、T1及びT2はオフである。
び読み出しデータ線D,を“H゜゛とし、書き込みワー
ド線W,4及び読み出しワード線WRを“L”としてお
く。この時、T1及びT2はオフである。
読み出しの際は、読み出しワード綿WRを゛H”として
T,=オンとする。もし、容量Cに電荷が蓄積されてい
れば、T2=オンであるから、D,→T,→T2方向に
読み出しの電流が流れるため、読み出しデータ線D,の
電位は変化する。逆に、容lcに電荷が蓄積されてなけ
れば,T2=オフであるから読み出しの電流はT1を流
れることがないため、読み出しデータ線DJの電位は変
化しない。このDR線の電位変化を検出すれば、読み出
しが可能となる。
T,=オンとする。もし、容量Cに電荷が蓄積されてい
れば、T2=オンであるから、D,→T,→T2方向に
読み出しの電流が流れるため、読み出しデータ線D,の
電位は変化する。逆に、容lcに電荷が蓄積されてなけ
れば,T2=オフであるから読み出しの電流はT1を流
れることがないため、読み出しデータ線DJの電位は変
化しない。このDR線の電位変化を検出すれば、読み出
しが可能となる。
リフレッシュ動作は、図示しないリフレッシュ回路によ
り上記読み出しの動作に従って容量の電荷の蓄積の有無
を読み出し、読み出した内容に応じて上記書き込みの動
作に従い再度書き込みを行う。
り上記読み出しの動作に従って容量の電荷の蓄積の有無
を読み出し、読み出した内容に応じて上記書き込みの動
作に従い再度書き込みを行う。
この時、容1cの電荷はトランジスタT2のゲートを介
して読み出されるため、容量Cに電荷が蓄積されT2が
オンでもD,l−+T,→T2方向に読み出しの電流が
流れて容1cと読み出しデータ線との間で電荷の流出入
がなく、また、容量Cに電荷が蓄積されていない場合は
T2がオフであって容IGと読み出しワード線W,との
間で電荷の流出入が生じない結果、S点の電位変化を来
すことなく容1cの内容をリフレッシュすることができ
る。
して読み出されるため、容量Cに電荷が蓄積されT2が
オンでもD,l−+T,→T2方向に読み出しの電流が
流れて容1cと読み出しデータ線との間で電荷の流出入
がなく、また、容量Cに電荷が蓄積されていない場合は
T2がオフであって容IGと読み出しワード線W,との
間で電荷の流出入が生じない結果、S点の電位変化を来
すことなく容1cの内容をリフレッシュすることができ
る。
トランジスタT,のオン/オフはS点の電位によって行
われ、S点の電位変化がないため、RAMセル1にプロ
グラムされた内容でスイッチングトランジスタT3のオ
ン/オフを常時正確に行うことができる. そして、本実施例の3素子型ダイナミックRAMは、三
つのトランジスタから構成されているため、数個のトラ
ンジスタから構成されるスタテックRAMに比べてーメ
モリセルあたりトランジスタ数を2〜3個少なくするこ
とができる.1近のPLDにおいては高機能化のため数
多くのトランジスタスイッチとこれに接続されたメモリ
セルを有するため、メモリセルを3素子型ダイナミック
RAMにすると、PLD全体としてのトランジスタ数を
大幅に少なくすることが可能となる.この結果、PLO
の集積度を大幅に向上することが可能となる.尚、メモ
リセルをダイナミックRAMにすることによりリフレッ
シュ回路が必要となるが、この回路の占脊面積は通常極
めて少ないため、これを考慮してもPLDの集積度をア
ップすることができる. 尚、上記実施例はメモリセルを4.5線式3素子型ダイ
ナミックRAMにより構成しているが、これに限定され
ることなく、例えば、2.5線式3素子型ダイナミック
RAMにより構成することもできる. また、上記実施例で説明したダイナミックRAMセルと
スイッチングトランジスタを論理ブロック内に設け、論
理ブロック内の論理ゲート同士の接続を自由にプログラ
ミングすることもできる.〔発明の効果〕 以上説明したように、この発明によれば、論理ブロック
間の入出力端子間をオン/オフするスイッチの誤動作が
なく、かつ集積度も高いPLDを提供することができる
.
われ、S点の電位変化がないため、RAMセル1にプロ
グラムされた内容でスイッチングトランジスタT3のオ
ン/オフを常時正確に行うことができる. そして、本実施例の3素子型ダイナミックRAMは、三
つのトランジスタから構成されているため、数個のトラ
ンジスタから構成されるスタテックRAMに比べてーメ
モリセルあたりトランジスタ数を2〜3個少なくするこ
とができる.1近のPLDにおいては高機能化のため数
多くのトランジスタスイッチとこれに接続されたメモリ
セルを有するため、メモリセルを3素子型ダイナミック
RAMにすると、PLD全体としてのトランジスタ数を
大幅に少なくすることが可能となる.この結果、PLO
の集積度を大幅に向上することが可能となる.尚、メモ
リセルをダイナミックRAMにすることによりリフレッ
シュ回路が必要となるが、この回路の占脊面積は通常極
めて少ないため、これを考慮してもPLDの集積度をア
ップすることができる. 尚、上記実施例はメモリセルを4.5線式3素子型ダイ
ナミックRAMにより構成しているが、これに限定され
ることなく、例えば、2.5線式3素子型ダイナミック
RAMにより構成することもできる. また、上記実施例で説明したダイナミックRAMセルと
スイッチングトランジスタを論理ブロック内に設け、論
理ブロック内の論理ゲート同士の接続を自由にプログラ
ミングすることもできる.〔発明の効果〕 以上説明したように、この発明によれば、論理ブロック
間の入出力端子間をオン/オフするスイッチの誤動作が
なく、かつ集積度も高いPLDを提供することができる
.
第1図は、本発明の一実施例を示す等価回路図、第2図
は、l素子型ダイナミックRAMを使用したメモリセル
の等価回路図、である. 図中、1は3素子型ダイナミックRAMセル、2は1素
子型ダイナミックRAMセル、A,Bは任意の論理ブロ
ック、Cは容量、D,Dえ,Doはデータ線、T1は読
み出し用トランジスタ、T富は電荷検出用トランジスタ
、T,は書き込み用トランジスタ、Tsはスイッチング
トランジスタ、W,Wえ,W,4はワード線、を示す.
は、l素子型ダイナミックRAMを使用したメモリセル
の等価回路図、である. 図中、1は3素子型ダイナミックRAMセル、2は1素
子型ダイナミックRAMセル、A,Bは任意の論理ブロ
ック、Cは容量、D,Dえ,Doはデータ線、T1は読
み出し用トランジスタ、T富は電荷検出用トランジスタ
、T,は書き込み用トランジスタ、Tsはスイッチング
トランジスタ、W,Wえ,W,4はワード線、を示す.
Claims (1)
- (1)論理ゲートを有する複数の論理ブロックと、論理
ブロック間の入出力端子間に設けられたスイッチと、プ
ログラムされたデータに応じて該スイッチをオン/オフ
するメモリセルと、を備えたプログラム可能な論理デバ
イスにおいて、 前記メモリセルは、容量に電荷を書き込み可能な書き込
み用トランジスタと、当該容量に電荷が蓄積された時に
オンする電荷検出用トランジスタと、読み出し時、該電
荷検出用トランジスタがオンであると電流が流れる読み
出し用トランジスタと、を有する3素子型のダイナミッ
クRAMで構成されてなる、ことを特徴とするプログラ
ム可能な論理デバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1112604A JPH02291720A (ja) | 1989-05-01 | 1989-05-01 | プログラム可能な論理デバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1112604A JPH02291720A (ja) | 1989-05-01 | 1989-05-01 | プログラム可能な論理デバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02291720A true JPH02291720A (ja) | 1990-12-03 |
Family
ID=14590889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1112604A Pending JPH02291720A (ja) | 1989-05-01 | 1989-05-01 | プログラム可能な論理デバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02291720A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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EP0585119A1 (en) * | 1992-08-27 | 1994-03-02 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Programmable logic device |
WO1994022142A1 (en) * | 1993-03-17 | 1994-09-29 | Zycad Corporation | Random access memory (ram) based configurable arrays |
JPH0974351A (ja) * | 1995-09-05 | 1997-03-18 | Nippon Telegr & Teleph Corp <Ntt> | プログラマブル回路装置 |
JP2007535198A (ja) * | 2003-07-17 | 2007-11-29 | アクテル・コーポレイシヨン | フラッシュ/ダイナミックランダムアクセスメモリフィールドプログラマブルゲートアレイ |
JP2012257236A (ja) * | 2011-05-18 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
JP2013251889A (ja) * | 2012-04-30 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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JP2016067004A (ja) * | 2014-09-19 | 2016-04-28 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品及び電子機器 |
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-
1989
- 1989-05-01 JP JP1112604A patent/JPH02291720A/ja active Pending
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