JPH02291720A - プログラム可能な論理デバイス - Google Patents
プログラム可能な論理デバイスInfo
- Publication number
- JPH02291720A JPH02291720A JP1112604A JP11260489A JPH02291720A JP H02291720 A JPH02291720 A JP H02291720A JP 1112604 A JP1112604 A JP 1112604A JP 11260489 A JP11260489 A JP 11260489A JP H02291720 A JPH02291720 A JP H02291720A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- charge
- transistor
- dynamic ram
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 35
- 238000001514 detection method Methods 0.000 claims description 8
- 230000010354 integration Effects 0.000 abstract description 11
- 230000003068 static effect Effects 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
Landscapes
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プログラム可能な論理デバイスインチをオ
ン／オフするメモリセルを、３素子型のダイナミックＲ
ＡＭで構成した、プログラム可能な論理デバイスに関す
るものである．〔従来の技術〕 プログラム可能な論理デバイスとは、ユーザがプログラ
ミングにより手元で希望のＬＳＩを作ることができるデ
バイスである． このプログラム可能な論理デバイス（ＰＬＤ）は、論理
ゲートを有する複数の論理ブロックと論理ブロック間の
入出力端子間に設けられたスイッチ及びその他の周辺回
路とから構成されている．そして、スイッチのオン／オ
フの仕様は、ＬＳ■メーカの製造段階でプログラムする
のではなく、ユーザが内蔵するメモリセルにデータを書
き込むことによって決定できる．このメモリセルにはス
イッチングトランジスタが接続されており、メモリのデ
ータに応じてスイッチングトンジスタがオン／オフして
論理ブロック間の配線を決定していた。
ン／オフするメモリセルを、３素子型のダイナミックＲ
ＡＭで構成した、プログラム可能な論理デバイスに関す
るものである．〔従来の技術〕 プログラム可能な論理デバイスとは、ユーザがプログラ
ミングにより手元で希望のＬＳＩを作ることができるデ
バイスである． このプログラム可能な論理デバイス（ＰＬＤ）は、論理
ゲートを有する複数の論理ブロックと論理ブロック間の
入出力端子間に設けられたスイッチ及びその他の周辺回
路とから構成されている．そして、スイッチのオン／オ
フの仕様は、ＬＳ■メーカの製造段階でプログラムする
のではなく、ユーザが内蔵するメモリセルにデータを書
き込むことによって決定できる．このメモリセルにはス
イッチングトランジスタが接続されており、メモリのデ
ータに応じてスイッチングトンジスタがオン／オフして
論理ブロック間の配線を決定していた。
ＰＬＤのプログラミング用記憶素子（メモリセル）とし
ては従来から、例えば日経エレクトロニクス，１９８６
，Ｎｏ４０３，２４６〜２４８頁（日経マグロウヒル社
）に開示されているように、スタテックＲＡＭが存在す
ることが知られている。
ては従来から、例えば日経エレクトロニクス，１９８６
，Ｎｏ４０３，２４６〜２４８頁（日経マグロウヒル社
）に開示されているように、スタテックＲＡＭが存在す
ることが知られている。
しかしながら、ＰＬＤのメモリセルとしてスタテックＲ
ＡＭを用いると、スタテックＲＡＭは数個のＭＯＳ型ト
ランジスタを有し、トランジスタの数が多い分だけ占有
面積が太き《なるため、ＰＬＤの集積度が低下するとい
う課題が生じていた。
ＡＭを用いると、スタテックＲＡＭは数個のＭＯＳ型ト
ランジスタを有し、トランジスタの数が多い分だけ占有
面積が太き《なるため、ＰＬＤの集積度が低下するとい
う課題が生じていた。
最近ではＬＳ２１の高機能化のため、ＰＬＤの集積度を
あげることが望まれている。
あげることが望まれている。
そこで、メモリセルとして、第２図の等価回路図に示す
ように、トランジスタが一つの１素子型ダイナミックＲ
ＡＭを使用し、メモリセル部分の占有面積を小さくする
ことによりＰＬＤの集積度を高くすることが考えられる
。
ように、トランジスタが一つの１素子型ダイナミックＲ
ＡＭを使用し、メモリセル部分の占有面積を小さくする
ことによりＰＬＤの集積度を高くすることが考えられる
。
この場合、ＰＬＤの集積度を高くできるが、次に示すよ
うな欠点がある。
うな欠点がある。
先ず第２図について説明する。
Ｔｓは任意の論理ブロックＡ，Ｂ間のスイッチを構成す
るスイッチングトランジスタであり、２は１素子型のダ
イナミックＲＡＭセルを示す。ＲＡＭ２にプログラミン
グされたデータによりこのトランジスタＴ，をオン／オ
フして、論理ブロック間のオン／オフを決定することが
できる。
るスイッチングトランジスタであり、２は１素子型のダ
イナミックＲＡＭセルを示す。ＲＡＭ２にプログラミン
グされたデータによりこのトランジスタＴ，をオン／オ
フして、論理ブロック間のオン／オフを決定することが
できる。
ここで容量Ｃに電荷が蓄積されているときは、トランジ
スタＴ，がオンされ、反対に電荷が蓄積されていない時
は、トランジスタＴｓがオフされる。
スタＴ，がオンされ、反対に電荷が蓄積されていない時
は、トランジスタＴｓがオフされる。
ＲＡＭ２にデータを書き込む際は、ワード線Ｗを゜“Ｈ
“として書き込み用トランジスタＴｆｆをオンし、デー
タ線Ｄを書き込む内容によって“Ｈ゜“または“Ｌ”と
する。Ｄ＝“Ｌ”の時は、容１ｃに電荷は蓄積されない
。一方、Ｄ＝“Ｉ｛゜゛のときは、容量Ｃに電荷が蓄積
される。
“として書き込み用トランジスタＴｆｆをオンし、デー
タ線Ｄを書き込む内容によって“Ｈ゜“または“Ｌ”と
する。Ｄ＝“Ｌ”の時は、容１ｃに電荷は蓄積されない
。一方、Ｄ＝“Ｉ｛゜゛のときは、容量Ｃに電荷が蓄積
される。
ところで、ダイナミックＲＡＭでは記憶状態の維持のた
め電荷の読み出しと再書き込みうを行う、所謂リフレッ
シュ動作を必要とするが、この時、一ｉ的には、データ
線Ｄの容量Ｃを電源電圧までチャージアップする。次い
で、このデータ％？ｌＤを電源と切離し、ワード線を”
Ｈ”として、トランジスタＴ３をオンする。この状態で
、もし、容量Ｃに電荷が蓄積されていれぼく記憶゛Ｈ”
状態）、データ線並びに容量Ｃの電位変動はほとんどな
く、このためデータ線Ｄの先に設けられたアンプ（図示
せず）は“Ｈ”を検出するとともに、データ線Ｄは電源
電圧にスイッチされ、容ＭＣが更に電荷充電されリフレ
ッシュ動作は終わる。つまり、この時はトランジスタＴ
，のゲート結合を有する容量Ｃの電位変動は少なくてす
む。
め電荷の読み出しと再書き込みうを行う、所謂リフレッ
シュ動作を必要とするが、この時、一ｉ的には、データ
線Ｄの容量Ｃを電源電圧までチャージアップする。次い
で、このデータ％？ｌＤを電源と切離し、ワード線を”
Ｈ”として、トランジスタＴ３をオンする。この状態で
、もし、容量Ｃに電荷が蓄積されていれぼく記憶゛Ｈ”
状態）、データ線並びに容量Ｃの電位変動はほとんどな
く、このためデータ線Ｄの先に設けられたアンプ（図示
せず）は“Ｈ”を検出するとともに、データ線Ｄは電源
電圧にスイッチされ、容ＭＣが更に電荷充電されリフレ
ッシュ動作は終わる。つまり、この時はトランジスタＴ
，のゲート結合を有する容量Ｃの電位変動は少なくてす
む。
ところが、次の場合は、大きな電位変動を伴う。
つまり、ワード線Ｗの容量ＣＤがチャージアップされた
後に、ワード線を“′Ｈ”とした時、容量Ｃに電荷が蓄
積されていない状態（記憶Ｉｔ Ｌ”状態）では、デー
タ線Ｄから電荷が容Ｉｃに流入し、トランジスタＴ，の
ゲートに結合された容量Ｃが充電され、このゲート電位
が大きく変動し、トランジスタＴ．のオン／オフがプロ
グラムされた内容と異なったものになる虞が生じ、論理
ブロック間Ａ，Ｂの接続状態がプログラム以前のものと
異なる、と言う課題がある。
後に、ワード線を“′Ｈ”とした時、容量Ｃに電荷が蓄
積されていない状態（記憶Ｉｔ Ｌ”状態）では、デー
タ線Ｄから電荷が容Ｉｃに流入し、トランジスタＴ，の
ゲートに結合された容量Ｃが充電され、このゲート電位
が大きく変動し、トランジスタＴ．のオン／オフがプロ
グラムされた内容と異なったものになる虞が生じ、論理
ブロック間Ａ，Ｂの接続状態がプログラム以前のものと
異なる、と言う課題がある。
そこで、この出願に係わる発明は論理ブロックの入出力
端子間をオン／オフするスイッチの誤動作がなく、かつ
集積度も高いＰＬＤを提供することを目的とする。
端子間をオン／オフするスイッチの誤動作がなく、かつ
集積度も高いＰＬＤを提供することを目的とする。
上記目的を達成するために、請求項記載の発明は、論理
ゲートを有する複数の論理ブロックと、論理ブロック間
の入出力端子間に設けられたスイッチと、プログラムさ
れたデータに応じて該スイッチをオン／オフするメモリ
セルと、を備えたプログラム可能な論理デバイスにおい
て、前記メモリセルは、容量に電荷を書き込み可能な書
き込み用トランジスタと、当該容量に電荷が蓄積された
時にオンする電荷検出用トランジスタと、読み出し時．
該電荷検出用トランジスタがオンであると電流が流れる
読み出し用トランジスタと、を有する３素子型のダイナ
ミックＲＡＭで構成されてなる、ことを特徴とするもの
である。
ゲートを有する複数の論理ブロックと、論理ブロック間
の入出力端子間に設けられたスイッチと、プログラムさ
れたデータに応じて該スイッチをオン／オフするメモリ
セルと、を備えたプログラム可能な論理デバイスにおい
て、前記メモリセルは、容量に電荷を書き込み可能な書
き込み用トランジスタと、当該容量に電荷が蓄積された
時にオンする電荷検出用トランジスタと、読み出し時．
該電荷検出用トランジスタがオンであると電流が流れる
読み出し用トランジスタと、を有する３素子型のダイナ
ミックＲＡＭで構成されてなる、ことを特徴とするもの
である。
上記本発明では、メモリセルは、スタテックＲＡＭに比
較してＲＡＭを構成するトランジスタ数が少ない３素子
型のダイナミックＲＡＭによって構成されているため、
トランジスタ数が少ない分だけＰＬＤの集積度が高くな
る。
較してＲＡＭを構成するトランジスタ数が少ない３素子
型のダイナミックＲＡＭによって構成されているため、
トランジスタ数が少ない分だけＰＬＤの集積度が高くな
る。
また、容量の電荷蓄積の有無によって電荷検出用トラン
ジスタがオン／オフされるだけで、リフレッシュ動作時
でも容量と読み出し用トランジスタとの間で電荷の移動
が起こらない結果、論理ブロック間の入出力端子間をオ
ン／オフするスイッチの誤作動もない。
ジスタがオン／オフされるだけで、リフレッシュ動作時
でも容量と読み出し用トランジスタとの間で電荷の移動
が起こらない結果、論理ブロック間の入出力端子間をオ
ン／オフするスイッチの誤作動もない。
〔実施例］
次に本発明の実施例について説明する。
第１図は、論理ブロックＡ，Ｂ間に設けられたスイッチ
、ングトランジスタＴ，とこのスイッチングトランジス
タＴ，をプログラムされたデータによりオン／オフする
３素子型のダイナミックＲＡＭセル１の等価回路図を示
したものである。
、ングトランジスタＴ，とこのスイッチングトランジス
タＴ，をプログラムされたデータによりオン／オフする
３素子型のダイナミックＲＡＭセル１の等価回路図を示
したものである。
第１図において、３素子型のダイナミックＲＡＭセル１
は書き込み用ＭＯＳ型トランジスタＴ３と、このソース
側に形成された電荷蓄積用の容量Ｃと、この容量Ｃとゲ
ートで結合された電荷検出用ＭＯＳ型トランジスタＴ２
と、この電荷検出型ＭＯＳ型トランジスタを選択するた
めの読み出し用ＭＯＳ型トランジスタＴＩ，の計三つの
トランジスタを備えている。
は書き込み用ＭＯＳ型トランジスタＴ３と、このソース
側に形成された電荷蓄積用の容量Ｃと、この容量Ｃとゲ
ートで結合された電荷検出用ＭＯＳ型トランジスタＴ２
と、この電荷検出型ＭＯＳ型トランジスタを選択するた
めの読み出し用ＭＯＳ型トランジスタＴＩ，の計三つの
トランジスタを備えている。
これらトランジスタＴ ＋ ， Ｔ ｚは、それぞれ直
列に接一統されてなり、トランジスタＴ２のゲートは、
トランジスタＴ３のソース側に接続されている。
列に接一統されてなり、トランジスタＴ２のゲートは、
トランジスタＴ３のソース側に接続されている。
そして、トランジスタＴ２とトランジスタＴ３の途中に
は容１ｃが形成され、同じくこの途中には論理ブロック
Ａ，Ｂ間の入出力端子をオン／オフするスイッチングト
ランジスタＴ５のゲー１・が接続されている。
は容１ｃが形成され、同じくこの途中には論理ブロック
Ａ，Ｂ間の入出力端子をオン／オフするスイッチングト
ランジスタＴ５のゲー１・が接続されている。
書き込み時は、書き込みワード線Ｗ。を゜“Ｈ Ｉ１と
し、書き込みデータ線Ｄ。を記憶すべきデータに応じて
゛Ｈ”または“Ｌ′”とする。もしＤ．＝ＩＩ Ｈ Ｉ
１の場合は、Ｔ３＝オンにより、容１ｃに電荷が蓄積さ
れる。逆に、Ｄ８−“Ｌ“の場合は、容量Ｃに電荷が蓄
積されない。この時、トランジスタＴｓは、容量Ｃに電
荷が蓄積されている場合はオンされ、容量Ｃに電荷が存
在しない場合は、オフされる。従って、ＲＡＭセルーつ
のプログラミング内容に応じて、トランジスタＴ，のオ
ン／オフを決定することにより、希望する論理ＩＣを作
成することが可能となる。
し、書き込みデータ線Ｄ。を記憶すべきデータに応じて
゛Ｈ”または“Ｌ′”とする。もしＤ．＝ＩＩ Ｈ Ｉ
１の場合は、Ｔ３＝オンにより、容１ｃに電荷が蓄積さ
れる。逆に、Ｄ８−“Ｌ“の場合は、容量Ｃに電荷が蓄
積されない。この時、トランジスタＴｓは、容量Ｃに電
荷が蓄積されている場合はオンされ、容量Ｃに電荷が存
在しない場合は、オフされる。従って、ＲＡＭセルーつ
のプログラミング内容に応じて、トランジスタＴ，のオ
ン／オフを決定することにより、希望する論理ＩＣを作
成することが可能となる。
書き込んだデータの保存時は、書き込みデータ線Ｄ。及
び読み出しデータ線Ｄ，を“Ｈ゜゛とし、書き込みワー
ド線Ｗ，４及び読み出しワード線ＷＲを“Ｌ”としてお
く。この時、Ｔ１及びＴ２はオフである。
び読み出しデータ線Ｄ，を“Ｈ゜゛とし、書き込みワー
ド線Ｗ，４及び読み出しワード線ＷＲを“Ｌ”としてお
く。この時、Ｔ１及びＴ２はオフである。
読み出しの際は、読み出しワード綿ＷＲを゛Ｈ”として
Ｔ，＝オンとする。もし、容量Ｃに電荷が蓄積されてい
れば、Ｔ２＝オンであるから、Ｄ，→Ｔ，→Ｔ２方向に
読み出しの電流が流れるため、読み出しデータ線Ｄ，の
電位は変化する。逆に、容ｌｃに電荷が蓄積されてなけ
れば，Ｔ２＝オフであるから読み出しの電流はＴ１を流
れることがないため、読み出しデータ線ＤＪの電位は変
化しない。このＤＲ線の電位変化を検出すれば、読み出
しが可能となる。
Ｔ，＝オンとする。もし、容量Ｃに電荷が蓄積されてい
れば、Ｔ２＝オンであるから、Ｄ，→Ｔ，→Ｔ２方向に
読み出しの電流が流れるため、読み出しデータ線Ｄ，の
電位は変化する。逆に、容ｌｃに電荷が蓄積されてなけ
れば，Ｔ２＝オフであるから読み出しの電流はＴ１を流
れることがないため、読み出しデータ線ＤＪの電位は変
化しない。このＤＲ線の電位変化を検出すれば、読み出
しが可能となる。
リフレッシュ動作は、図示しないリフレッシュ回路によ
り上記読み出しの動作に従って容量の電荷の蓄積の有無
を読み出し、読み出した内容に応じて上記書き込みの動
作に従い再度書き込みを行う。
り上記読み出しの動作に従って容量の電荷の蓄積の有無
を読み出し、読み出した内容に応じて上記書き込みの動
作に従い再度書き込みを行う。
この時、容１ｃの電荷はトランジスタＴ２のゲートを介
して読み出されるため、容量Ｃに電荷が蓄積されＴ２が
オンでもＤ，ｌ−＋Ｔ，→Ｔ２方向に読み出しの電流が
流れて容１ｃと読み出しデータ線との間で電荷の流出入
がなく、また、容量Ｃに電荷が蓄積されていない場合は
Ｔ２がオフであって容ＩＧと読み出しワード線Ｗ，との
間で電荷の流出入が生じない結果、Ｓ点の電位変化を来
すことなく容１ｃの内容をリフレッシュすることができ
る。
して読み出されるため、容量Ｃに電荷が蓄積されＴ２が
オンでもＤ，ｌ−＋Ｔ，→Ｔ２方向に読み出しの電流が
流れて容１ｃと読み出しデータ線との間で電荷の流出入
がなく、また、容量Ｃに電荷が蓄積されていない場合は
Ｔ２がオフであって容ＩＧと読み出しワード線Ｗ，との
間で電荷の流出入が生じない結果、Ｓ点の電位変化を来
すことなく容１ｃの内容をリフレッシュすることができ
る。
トランジスタＴ，のオン／オフはＳ点の電位によって行
われ、Ｓ点の電位変化がないため、ＲＡＭセル１にプロ
グラムされた内容でスイッチングトランジスタＴ３のオ
ン／オフを常時正確に行うことができる． そして、本実施例の３素子型ダイナミックＲＡＭは、三
つのトランジスタから構成されているため、数個のトラ
ンジスタから構成されるスタテックＲＡＭに比べてーメ
モリセルあたりトランジスタ数を２〜３個少なくするこ
とができる．１近のＰＬＤにおいては高機能化のため数
多くのトランジスタスイッチとこれに接続されたメモリ
セルを有するため、メモリセルを３素子型ダイナミック
ＲＡＭにすると、ＰＬＤ全体としてのトランジスタ数を
大幅に少なくすることが可能となる．この結果、ＰＬＯ
の集積度を大幅に向上することが可能となる．尚、メモ
リセルをダイナミックＲＡＭにすることによりリフレッ
シュ回路が必要となるが、この回路の占脊面積は通常極
めて少ないため、これを考慮してもＰＬＤの集積度をア
ップすることができる． 尚、上記実施例はメモリセルを４．５線式３素子型ダイ
ナミックＲＡＭにより構成しているが、これに限定され
ることなく、例えば、２．５線式３素子型ダイナミック
ＲＡＭにより構成することもできる． また、上記実施例で説明したダイナミックＲＡＭセルと
スイッチングトランジスタを論理ブロック内に設け、論
理ブロック内の論理ゲート同士の接続を自由にプログラ
ミングすることもできる．〔発明の効果〕 以上説明したように、この発明によれば、論理ブロック
間の入出力端子間をオン／オフするスイッチの誤動作が
なく、かつ集積度も高いＰＬＤを提供することができる
．
われ、Ｓ点の電位変化がないため、ＲＡＭセル１にプロ
グラムされた内容でスイッチングトランジスタＴ３のオ
ン／オフを常時正確に行うことができる． そして、本実施例の３素子型ダイナミックＲＡＭは、三
つのトランジスタから構成されているため、数個のトラ
ンジスタから構成されるスタテックＲＡＭに比べてーメ
モリセルあたりトランジスタ数を２〜３個少なくするこ
とができる．１近のＰＬＤにおいては高機能化のため数
多くのトランジスタスイッチとこれに接続されたメモリ
セルを有するため、メモリセルを３素子型ダイナミック
ＲＡＭにすると、ＰＬＤ全体としてのトランジスタ数を
大幅に少なくすることが可能となる．この結果、ＰＬＯ
の集積度を大幅に向上することが可能となる．尚、メモ
リセルをダイナミックＲＡＭにすることによりリフレッ
シュ回路が必要となるが、この回路の占脊面積は通常極
めて少ないため、これを考慮してもＰＬＤの集積度をア
ップすることができる． 尚、上記実施例はメモリセルを４．５線式３素子型ダイ
ナミックＲＡＭにより構成しているが、これに限定され
ることなく、例えば、２．５線式３素子型ダイナミック
ＲＡＭにより構成することもできる． また、上記実施例で説明したダイナミックＲＡＭセルと
スイッチングトランジスタを論理ブロック内に設け、論
理ブロック内の論理ゲート同士の接続を自由にプログラ
ミングすることもできる．〔発明の効果〕 以上説明したように、この発明によれば、論理ブロック
間の入出力端子間をオン／オフするスイッチの誤動作が
なく、かつ集積度も高いＰＬＤを提供することができる
．
第１図は、本発明の一実施例を示す等価回路図、第２図
は、ｌ素子型ダイナミックＲＡＭを使用したメモリセル
の等価回路図、である． 図中、１は３素子型ダイナミックＲＡＭセル、２は１素
子型ダイナミックＲＡＭセル、Ａ，Ｂは任意の論理ブロ
ック、Ｃは容量、Ｄ，Ｄえ，Ｄｏはデータ線、Ｔ１は読
み出し用トランジスタ、Ｔ富は電荷検出用トランジスタ
、Ｔ，は書き込み用トランジスタ、Ｔｓはスイッチング
トランジスタ、Ｗ，Ｗえ，Ｗ，４はワード線、を示す．
は、ｌ素子型ダイナミックＲＡＭを使用したメモリセル
の等価回路図、である． 図中、１は３素子型ダイナミックＲＡＭセル、２は１素
子型ダイナミックＲＡＭセル、Ａ，Ｂは任意の論理ブロ
ック、Ｃは容量、Ｄ，Ｄえ，Ｄｏはデータ線、Ｔ１は読
み出し用トランジスタ、Ｔ富は電荷検出用トランジスタ
、Ｔ，は書き込み用トランジスタ、Ｔｓはスイッチング
トランジスタ、Ｗ，Ｗえ，Ｗ，４はワード線、を示す．
Claims (1)
- （１）論理ゲートを有する複数の論理ブロックと、論理
ブロック間の入出力端子間に設けられたスイッチと、プ
ログラムされたデータに応じて該スイッチをオン／オフ
するメモリセルと、を備えたプログラム可能な論理デバ
イスにおいて、 前記メモリセルは、容量に電荷を書き込み可能な書き込
み用トランジスタと、当該容量に電荷が蓄積された時に
オンする電荷検出用トランジスタと、読み出し時、該電
荷検出用トランジスタがオンであると電流が流れる読み
出し用トランジスタと、を有する３素子型のダイナミッ
クＲＡＭで構成されてなる、ことを特徴とするプログラ
ム可能な論理デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1112604A JPH02291720A (ja) | 1989-05-01 | 1989-05-01 | プログラム可能な論理デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1112604A JPH02291720A (ja) | 1989-05-01 | 1989-05-01 | プログラム可能な論理デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02291720A true JPH02291720A (ja) | 1990-12-03 |
Family
ID=14590889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1112604A Pending JPH02291720A (ja) | 1989-05-01 | 1989-05-01 | プログラム可能な論理デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02291720A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136688A (ja) * | 1991-05-10 | 1993-06-01 | Toshiba Corp | プログラマブル・ロジツク・ユニツト回路及びプログラマブル・ロジツク回路 |
| EP0585119A1 (en) * | 1992-08-27 | 1994-03-02 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Programmable logic device |
| WO1994022142A1 (en) * | 1993-03-17 | 1994-09-29 | Zycad Corporation | Random access memory (ram) based configurable arrays |
| JPH0974351A (ja) * | 1995-09-05 | 1997-03-18 | Nippon Telegr & Teleph Corp <Ntt> | プログラマブル回路装置 |
| JP2007535198A (ja) * | 2003-07-17 | 2007-11-29 | アクテル・コーポレイシヨン | フラッシュ／ダイナミックランダムアクセスメモリフィールドプログラマブルゲートアレイ |
| JP2012257236A (ja) * | 2011-05-18 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
| JP2013251889A (ja) * | 2012-04-30 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015188210A (ja) * | 2014-03-07 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016067004A (ja) * | 2014-09-19 | 2016-04-28 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品及び電子機器 |
| JP2016086422A (ja) * | 2010-01-20 | 2016-05-19 | 株式会社半導体エネルギー研究所 | プログラマブル回路、及び、ｆｐｇａ |
| JP2019125792A (ja) * | 2012-02-09 | 2019-07-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1989
- 1989-05-01 JP JP1112604A patent/JPH02291720A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136688A (ja) * | 1991-05-10 | 1993-06-01 | Toshiba Corp | プログラマブル・ロジツク・ユニツト回路及びプログラマブル・ロジツク回路 |
| EP0585119A1 (en) * | 1992-08-27 | 1994-03-02 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Programmable logic device |
| US5432388A (en) * | 1992-08-27 | 1995-07-11 | At&T Global Information Solutions Company | Repeatedly programmable logic array using dynamic access memory |
| WO1994022142A1 (en) * | 1993-03-17 | 1994-09-29 | Zycad Corporation | Random access memory (ram) based configurable arrays |
| JPH08508361A (ja) * | 1993-03-17 | 1996-09-03 | ザイキャド・コーポレイション | ランダムアクセスメモリ（ｒａｍ）ベースのコンフィギュラブルアレイ |
| US5594698A (en) * | 1993-03-17 | 1997-01-14 | Zycad Corporation | Random access memory (RAM) based configurable arrays |
| JPH0974351A (ja) * | 1995-09-05 | 1997-03-18 | Nippon Telegr & Teleph Corp <Ntt> | プログラマブル回路装置 |
| JP2007535198A (ja) * | 2003-07-17 | 2007-11-29 | アクテル・コーポレイシヨン | フラッシュ／ダイナミックランダムアクセスメモリフィールドプログラマブルゲートアレイ |
| JP2016086422A (ja) * | 2010-01-20 | 2016-05-19 | 株式会社半導体エネルギー研究所 | プログラマブル回路、及び、ｆｐｇａ |
| US10454475B2 (en) | 2010-01-20 | 2019-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9614097B2 (en) | 2010-01-20 | 2017-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9673823B2 (en) | 2011-05-18 | 2017-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
| JP2016164988A (ja) * | 2011-05-18 | 2016-09-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10135446B2 (en) | 2011-05-18 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
| JP2012257236A (ja) * | 2011-05-18 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
| US11356097B2 (en) | 2011-05-18 | 2022-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
| JP2019125792A (ja) * | 2012-02-09 | 2019-07-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10600792B2 (en) | 2012-02-09 | 2020-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and method for manufacturing semiconductor device |
| JP2013251889A (ja) * | 2012-04-30 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015188210A (ja) * | 2014-03-07 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016067004A (ja) * | 2014-09-19 | 2016-04-28 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品及び電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5040146A (en) | Static memory cell | |
| US3967252A (en) | Sense AMP for random access memory | |
| CN111863054B (zh) | 灵敏放大器、存储器和灵敏放大器的控制方法 | |
| CN1759448B (zh) | 读出放大器、包括其的存储设备、计算机系统和方法 | |
| JPH02291720A (ja) | プログラム可能な論理デバイス | |
| US6137732A (en) | Semiconductor memory device having voltage boosting circuit | |
| JPH06162776A (ja) | 半導体メモリ回路 | |
| KR100420827B1 (ko) | 이중-포트 메모리 셀 | |
| EP1349173A2 (en) | Semiconductor memory device and drive method therefor | |
| US3971004A (en) | Memory cell with decoupled supply voltage while writing | |
| US6639862B2 (en) | Semiconductor memory with refresh and method for operating the semiconductor memory | |
| JPS6376192A (ja) | 半導体記憶装置 | |
| US4044342A (en) | Dynamic type semiconductor memory device | |
| KR100563100B1 (ko) | 반도체 메모리의 메모리 셀 판독 방법 및 반도체 메모리 | |
| JPS62170097A (ja) | 半導体記憶装置 | |
| JP3828847B2 (ja) | 半導体記憶装置 | |
| JPH0329180A (ja) | 半導体記憶装置 | |
| JPH0453040B2 (ja) | ||
| TWI840858B (zh) | 控制電路、讀寫方法以及存儲器 | |
| KR0135605B1 (ko) | 다이나믹 ram | |
| KR100527593B1 (ko) | 비트라인 프리차지 전압(vblp) 및 셀 플레이트전압(vcp) 제어 장치 | |
| JPS6215955B2 (ja) | ||
| JPH04111298A (ja) | メモリ回路 | |
| JPH0291896A (ja) | Ｍｏｓメモリー回路 | |
| JPH04305894A (ja) | スタティックメモリセル |